JPS592348B2

JPS592348B2 - パルス応答波形の測定方式

Info

Publication number: JPS592348B2
Application number: JP14634076A
Authority: JP
Inventors: 「つたえ」大島
Original assignee: Tokyo Shibaura Electric Co Ltd
Current assignee: Toshiba Corp
Priority date: 1976-12-06
Filing date: 1976-12-06
Publication date: 1984-01-18
Also published as: JPS5370471A

Description

【発明の詳細な説明】この発明は繰り返し波形入力による被測定回路のパルス
応答試験を高精度にしかも自動的に行なうことのできる
パルス応答測定方式に関する。

半導体装置の特性試験において、入力端に入力信号とし
て高速の折り返しパルスを供給し、出力端から出力する
パルス応答波形を観測測定するパルス応答試験は、極め
て重要な試験の１つである。上記パルス応答試験におい
て、その応答波形は多くの場合周期が短かくしかも急峻
な傾斜部分を持つために、従来では前記半導体装置の出
力端から出力した応答波形をオシロスコープ等の直視装
置によつて観測測定するか、あるいは上記応答波形を一
旦サンプルホールド回路等のアナログ回路を用いてディ
ジタル量に変換して一旦記憶させ、その後必要に応じて
アナログ量に再び変換してオシロスコープ等の直視装置
で観測測定するような方法がとられている。上記従来の
測定方法では、いずれの方法でも目視によつて応答信号
の波形を観測するので、高精度に応答信号を解析するこ
とはできずしかも測定試験に要する時間も多い。また、
測定の精度を高めようとすれば直視装置に高速度のもの
を用いる必要がある。一般に高速度の直視装置は大変高
価なものであり、たとえ高速度の直視装置を用いても最
終的には目視による判断が伴なうので測定の精度に限界
がある。この発明は上記のような事情を考慮してなされ
たもので、被測定回路のパルス応答測定を高精度にしか
も自動的に行ない得ると共に装置構成が低価格で実現で
きるようなパルス応答波形の測定方式を提供することに
ある。

以下図面を参照してこの発明の一実施例によるピーク値
検出回路を説明する。

第１図においてＴ１は入力端子で、この入力端子Ｔ１は
被測定回路例えば供試半導体素子（図示せず）の出力端
に接続される。さらに上記入力端子Ｔ１は第１のバッフ
ァアンプ１を介して、レベル比較回路２の入力端に接続
される。このレベル比較回路２の入力端の他端は、後述
の基準レベル発生回路の出力端に接続される。上記レベ
ル比較回路２の出力端は、第１桁〜第ｎ桁のｎ個のアン
ドゲート３１、３２、・・・３ｎからなる第１のゲート
回路３のそれぞれのアンドゲートに並列的に接続される
。この第１のゲート回路３を構成するｎ個のアンドゲー
ト３１、３２、・・・３ｎそれぞれの他の入力端は一括
して後述の制御回路の出力端に接続される。上記第１の
ゲート回路３を構成するｎ個のアンドゲート３１、３２
、・・・３ｎそれぞれのもう１つの入力端は、後述のカ
ウンタ回路の第１桁〜第ｎ桁の出力端に並列的に接続さ
れる。前記第１のゲート回路３の出力端は、例えばｎ個
のＲ−Ｓフリップフロップ等からなる第１の記憶回路４
の入力端に並列的に接続される。この第１の記憶回路４
の出力端は、第２の記憶回路５の入力端子に並列的に接
続されると共に、第１桁〜第ｎ桁のｎ個のオアゲート６
１，６２，・・・６ｎからなる第２のゲート回路６のそ
れぞれのオアゲートに並列的に接続される。７は例えば
ｎ進のリングカウンタ等からなるカウンタ回路で、この
カウンタ回路７の第１桁〜第ｎ桁のｎ個の出力端は、上
記第２のゲート回路６を構成するｎ個のオアゲートの入
力端にそれぞれ並列的に接続されると共に、前記第１の
ゲート回路３を構成する各桁のアンドゲート３１，３２
，・・・３ｎの入力端に並列的に接続される。

前記第２のゲート回路６の各桁の出力端は、並列的に基
準レベル発生回路８の第１桁〜第ｎ桁の入力端に接続さ
れる。なおこの基準レベル発生回路８については後に詳
述する。そして上記基準レベル発生回路８の出力端は、
前記レペル比較回路２の入力端に接続されると共に、第
２のバツフアアンプ９を介して出力端子ＴＯｌに接続さ
れる。１０は制御回路で、この制御回路１０のクロツク
パルス入力端は、入力端子Ｔ２に接続される。

また上記制御回路１０、前記第１の記憶回路４および前
記カウンタ回路７のそれぞれのりセツト端子は、一括し
て入力端子Ｔ３に接続される。また前記第２の記憶回路
５の第１桁〜第ｎ桁の各出力端は、それぞれ出力端子Ｔ
Ｏ２−１？ＴＯ２−２？゜゜゜Ｔ０２−ｎに接続される
Ｏ第２図は前記基準レベル発生回路８の１例を示す回路
構成図で、前記第２のゲート回路６の第１桁〜第ｎ桁の
出力端は、並列的に入力端子ＴｌＯ−１〜ＴｌＯ−。に
それぞれ接続される。上記入力端子ＴｌＯ−１〜ＴｌＯ
−。にはそれぞれ電源電圧Ｖｓが与えられた第１桁〜第
ｎ桁のｎ個のＣ−ＭＯＳインバータ２１１，２１２，・
・・２１ｎが接続される。さらに上記各Ｃ−ＭＯＳイン
バータ２１１，２１２，・・・２１ｎは、それぞれ同値
の抵抗２２１〜２２ｎを介して、上記抵抗２２０〜２２
ｎの１／２の抵抗値を持つｎ−１個の抵抗２３１〜２３
。〜１の直列回路の最前点ａおよび各接続点ｂ・・に順
次接続される。そして上記最前点ａすなわち上記抵抗２
３１と前記抵抗２２１の接続点は、出力端子ＴＯｌＯに
接続される。また前記ｎ−１個の抵抗２３，〜２３ｎ−
１の直列回路の最後点Ｃは、前記抵抗２２１〜２２ｎと
同抵抗値の抵抗２４を介して接地される。次に上記のよ
うに接続構成された回路の動作を第３図、第４図を併用
して説明する。

ここでは例えば第３図ＡＶＣ．示すような繰り返し波形
の入力パルスＰ−Ｇを被測定回路例えば供試半導体装置
に入力し、この被測定回路の出力端から得られる第３図
ｂに示すような入力パルスに対する応答信号Ｖ．Ｏにお
いて、そのピークレベルＶｐを検知する場合について説
明する。先ずパルス発生器（図示せず）から出力する第
４図ａに示すような入力パルスＰ−Ｇが供試半導体装置
（図示せず）に入力する。このとき供試半導体装置から
は第４図ｂに示すような応答信号Ｖ。が出力する。上記
応答信号ｏは入力端子Ｔ１から第１のバツフアアンプ１
を介してレベル比較回路２の入力端に入力する。一方前
記パルス発生器は、前記入力パルスＰ−Ｇと同期した第
４図ｃに示すような入カクロツクパルスＰ−Ｇｃを出力
する。次に上記パルス発生器から出力する入カクロツク
パルスＰ−Ｇｃが、入力端子Ｔ２を介して制御回路１０
に入力される。上記制御回路１０は、上記入カクロツク
パルスＰ・Ｇｃをカウンタ回路７に入力すると共に、第
４図ｅに示すような繰り返し波形のゲート制御信号Ｇ・
Ｐを、第１のゲート回路３を構成する第１桁〜第ｎ桁の
アンドゲート３１，３２，・・・３ｎのそれぞれの入力
端に入力する。前記入カクロツクパルスＰ・Ｇｃが入力
したカウンタ回路７は上記入カクロツクパルスＰ−Ｇｃ
を順次計数する。そして、先ずカウンタ回路７のｎ個の
出力端のうち第１桁の出力端は第４図Ｄ，に示すように
所定期間論理レベル１Ｆ゛となる。したがつて第２のゲ
ート回路６を構成するｎ個のオアゲートのうち、第１桁
のオアゲート６，の入力端も論理レベル“ビとなると共
に、第１のゲート回路３を構成するｎ個のアンドゲート
のうち、第１桁のアンドゲート３０の入力端も論理レベ
ル゛ビとなる。したがつて上記第１桁のオアゲート６，
の出力端も論理レベル“ビとなり、第２図に示す基準レ
ベル発生回路８の第１桁の入力端子ＴｌＯ−１は論理レ
ベル３゛ビとなる。すなわち、この第１桁の入力端子Ｔ
ｌＯ−１に接続された第１桁のＣ−ＭＯＳインバータ２
１，ＶＣ入力信号が与えられたことになる。したがつて
このとき、第１桁のＣ−ＭＯＳインバータ２１１は、そ
の電源電圧Ｖｓを出力する。ここで例えば抵抗２２１〜
２２ｎ卦よび抵抗２４の値を２００ＫΩ、抵抗２３１〜
２３ｎの値を１００ＫΩとしたとき、出力端子ＴＯｌＯ
ＶＣ．は１／２Ｖｓの電圧レベルが生ずる。すなわち１
／２Ｖｓが基準レベルとしてレベル比較回路２ＶＣ入力
する。上記レペル比較回路２は、入力端子Ｔ１を介して
繰り返し入力される前記応答信号ＶＯと上記基準レベル
発生回路８から入力した１／２Ｖｓなる基準レベルを比
較する。そして第４図ＴＯ−Ｔ１に示すように基準レベ
ル１／２Ｖｓが応答信号Ｖ。．のピークレベルＶｐの範
囲内にあれば、上記レベル比較回路２の出力端は論理レ
ベル゛″Ｆ゛となる。このレベル比較回路２から出力さ
れた論理レベル゛１″″の信号は、第２のゲート回路３
のそれぞれのアンドゲート３，〜３ｎに並列的に入力す
る。このとき第１桁のアンドゲート３１ＶＣのみ前記カ
ウンタ回路７の論理レベル１ビが入力しているので、第
１桁のアンドゲート３，のみが第１の記憶回路４に第４
図ｆ１に示すような論理レベル”ビの信号を出力する。
上記第１の記憶回路４は、上記第１桁のアンドゲート３
１が出力した論理レベル゛ビの信号を一旦記憶すると共
に、その出力端から論理レベル″Ｆ″の信号を出力する
。上記第１の記憶回路４から出力した論理レベル゛１”
の信号は、第２の記憶回路５および第２のゲート回路６
の第１桁のオアゲート６１に入力する。したがつて基準
レベル発生回路８の第１桁の入力端子ＴｌＯ−１は、こ
の後常に論理レベル゛１”に保たれる。また上記第２の
記憶回路５は入力した論理レベル゛１”の信号を一旦記
憶する。次にカウンタ回路７が、制御回路１０から供給
される入カクロツクパルスＰ−Ｇｃを計数して、今度は
第２桁の出力端から第４図Ｄ２に示すように所定期間論
理レベル゛ビの信号を出力する。上記カウンタ回路７の
第２桁の出力端から出力した論理レベル゛１″″の信号
は、第１のゲート回路３の第２桁のアンドゲート３２に
入力すると共に、第２のゲート回路の第２桁のオアゲー
ト６２に入力する。上記第２のゲート回路の第２桁のオ
アゲート６２に入力した論理レペル゛ビの信号は、前記
基準レベル発生回路８の第２桁の入力端子ＴｌＯ−２に
印加される。このとき基準レベル発生回路８には第１、
第２桁の入力端子ＴｌＯ−１，Ｔ１０−２の両端子に入
力信号が印加される。したがつて第１、第２桁のＣ−Ｍ
ＯＳインバータ２１１，２１２が動作し、出力端子ＴＯ
ｌＯＶＣは、前記１／２Ｖｓレペルの他に１／２×１／
２Ｖｓすなわち１／４Ｖｓレベルが発生し総合的に（１
／２＋１／４）Ｖｓのレベルが発生する。そしてレペル
比較回路２ＶＣは、上記（１／２＋１／４）Ｖｓの基準
レベルが入力する。上記レベル比較回路２は、入力端子
Ｔ１を介して繰り返し入力される前記応答信号ＶＯと、
上記基準レベル発生回路８から入力した（１／２＋１／
４）Ｖｓなる基準レベルとを比較し、基準レベルが応答
信号ＶＯのピークレベルＶｐの範囲にあれば、第４図Ｔ
２〜Ｔ３に示すような期間に論理レベル゛１゛″の信号
を出力する。このレベル比較回路２から出力する信号は
、第２のゲート回路３のそれぞれのアンドゲート３１〜
３ｎに並列的に入力する。このとき第２桁のアンドゲー
ト３２のみに前記カウンタ回路７の信号が入力している
ので、第２桁のアンドゲート３２のみが第１の記憶回路
４に第４図Ｆ２に示すような論理レベル゛ビの信号を出
力する。上記第１の記憶回路４は、上記第２桁のアンド
ゲート３２が出力した論理レベル゛１”の信号を一旦記
憶すると共に、その出力端から出力する。上記第１の記
憶回路４から出力した信号は、第２の記憶回路５および
第２のゲート回路６の第２桁のオアゲート６２に入力す
る。したがつて基準レベル発生回路８の第２桁の入力端
子ＴｌＯ−２は、この後常に論理レベル゛ビに保たれる
。また上記第２の記憶回路５は入力した信号を一旦記憶
する。いま仮りに基準レベルが応答信号ＶＯのピークレ
ベルＶｐ以上であればレベル比較回路１の出力端は論理
レベル１『″のままである。すなわち、このときには該
アンドゲートの出力端は論理レベル３゛０５′のままで
ある。したがつて基準レベル発生回路８の該桁の入力端
子は論理レベル゛Ｏ″に保たれる。以下同様に、カウン
タ回路７が入カクロツクパルスＰ−Ｇｃを計数する毎に
、基準レベル発生回路８は、レベル比較回路２にｎ通り
の異なつた基準レベルを順次出力する。したがつて第４
図Ｔ４を経過して最終的に上記基準レベル発生回路８は
、前記応答信号ＶＯのピークレベルＶｐｌｆＣ相当する
レベルＶｓ（１／２１ｂ１＋１／２２ｂ２）＋・・・＋
１／２ｎｂｎ）を出力する。ただしｂ１〜Ｂｎは基準レ
ベル発生回路８の入力端子に印加されている論理レベル
３゛ビまたば『゛の信号である。そして上記ピークレベ
ルＶｐに相当するレベルは、第２のバツフアアンプ９を
介して出力端子ＴＯｌに印加される。な訃第２の記憶回
路５の各出力端子ＴＯ，−，〜ＴＯ２−。からは、ピッ
クレベルＶｐのデイジタル情報が出力する。上記回路に
おいて、第１、第２のゲート回路３，６およびカウンタ
回路７等のビツト数ｎを必要に応じて増加させることに
より、ピークレペルＶｐをより高精度に検出することが
できる。

なおピークレベルの分解能は１／２ｎで表わされる。ま
たアナログメモリ等を用いていないので高速に検知する
ことができる。また第１、第２のゲート回路３，６およ
びカウンタ回路７、第１の記憶回路４等は、一般のデイ
ジタルＩ−Ｃを用いても充分満足できる速度で応答でき
る上、何等特殊なものを用いていないので装置構成が低
価格で実現できるという利点を有する。第５図はこの発
明の応用例の１つを示すプロツク図で、第３図ｂに示す
応答信号に卦いて、そのピークレベルＶｐの９０％のレ
ベルに相当する点ＡからピークレペルＶｐのＯ（ｆ）の
レベルに相当する点Ｂまで立下るのに要する時間Ｔｆを
測定する例を示す。

第５図において１０１はパルス発生器で、このパルス発
生器１０１からは互いに異なつれレベルで互いに同期し
た繰り返し波形の人力パルスＰ−Ｇおよび入カクロツク
パルスＰ−Ｇｃが出力される。上記パルス発生器１０１
から出力される入力パルスＰ−Ｇは、パルス応答試験を
する供試半導体装置１０２１１Ｃ供給される。一方パル
ス発生器１０１から出力される入カクロツクパルスＰ−
Ｇｃは、ピーク値検出回路１０３に供給される。な卦、
このビーク値検出回路１０３は第１図に示すものと同様
である。前記供試半導体装置１０２から出力される前記
入力パルスＰ−Ｇに対応した応答信号ＶＯは、上記ピー
ク値検出回路１０３ＶＣ供給されると共にバツフアアン
プ１０４を介して第１、第２の比較器１０５，１０６に
供給される。前記ピーク値検出回路１０３は、ピークレ
ベルＶｐを検出して第１、第２のレベル設定器１０７，
１０８ＶＣ供給すると共に、Ａ／Ｄ変換器１０９に供給
する。上記Ａ／Ｄ変換器１０９は、供給されるピークレ
ベルＶｐをＡ／Ｄ変換してそのデイジタル精報を端子Ｔ
ｌＯｌから出力するものである。前記第１、第２のレベ
ル設定器１０７，１０８は、それぞれピークレベルＶｐ
をＯ〜１００％の範囲で任意に設定したレベル信号を、
前記第７１、第２の比較器１０５，１０６にそれぞれ供
給する。上記第１、第２の比較器１０５，１０６は、そ
れぞれ上記２種のレベル信号と前記応答信号ＶＯとを比
較し、２種のレベル信号のレベルに対応した応答信号Ｖ
。のレベル点を検出しその検出タイミング信号を発生す
る。１１０はゲート回路で、このゲート回路１１０には
クロツクパルス発生器１１１からクロツクパルスＣｐが
供給される。

上記ゲート回路１１０は、前記第１、第２の比較器１０
５，１０６で発生する検出タイミング信号から２点のレ
ベル点間の時間間隔に相当する数のクロツクパルスＣｐ
を送出する。上記ゲート回路１１０から送出されるクロ
ツクパルスＣｐは、カウンタ回路１１２ＶＣよつて計数
され前記２点のレベル点間の時間間隔が検出される。上
記カウンタ回路１１２で検出される時間間隔は、端子Ｔ
ｌＯ２から外部回路に供給されると共に、比較回路１１
３に供給される。この比較回路１１３には予め規定の時
間間隔が設定されていて、この時間間隔と上記カウンタ
回路１１２から供給される時間間隔とを比較し、その比
較結果を端子ＴｌＯ３から送出する。上記のような構成
に訃いて、先ず第１のレベル設定器１０７を９０（ｆｌ
）に設定すると共に第２のレベル設定器１０８をＯ％に
設定する。

さらに比較回路１１３において、パルス応答試験におけ
る規定の立下り時間ＴｆＯを設定して卦く。次に回路を
動作させると、第１のレベル設定器１０７はピーク値検
出回路１０３から出力するピークレベルＶｐの９０％の
レベル信号を、第１の比較器１０５に出力する。一方第
２のレベル設定器１０７はピークレベルＶｐｆ）Ｏ％の
レベル信号を、第２の比較器１０６ＶＣ出力する。上記
第１、第２の比較器１０５，１０６はそれぞれ上記２種
のレベル信号と、応答信号ＶＯとを比較して応答信号０
ＶＣおける２点のレベル設定点を検出し、その２つの検
出タイミング信号をゲート回路１１０に出力する。上記
ゲート回路１１０はカウンタ回路１１２ＶＣ１上記２つ
の検出タイミング信号の間隔時間に相当するクロツクパ
ルスＣｐを出力する。上記カウンタ回路１１２は上記ク
ロツクパルスＣｐを計数して前記応答信号ＶＯの２つの
設定点Ａ，Ｂ間の時間間隔Ｔｆを検出して比較回路１１
３ＶＣ出力する。上記比較回路１１３は、上記時間間隔
Ｔｆと前記設定された規定の時間間隔ＴｆＯとを比較し
、ＴｆとＴｆＯの大きさによつて供試半導体装置１０２
の良否の判定およびクラス別け等の各種の比較結果を端
子ＴｌＯ３から出力する。上記のようなパルス応答波の
測定方式に｝いては何等特殊な回路を用いていないので
低価格に構成できるとともに、サンプルホールド回路等
のアナログ的な要素を含まないので高速度の繰り返し入
力波形に対して極めて良好な性能が期待でき、その上全
自動的に測定試験を行なうことができる。

この発明は上記の一実施例に限定されるものではなく、
例えば上記実施例では供試半導体装置の立下り時間を測
定する場合について説明したが、これは立下り時間の測
定に限定されるものではなく、立上り時間の測定等その
他各種測定が可能であることはいうまでもない。また上
記実施例では被測定回路として半導体装置を用いる場合
を説明したが、これは半導体装置に限定されるものでは
なく各種回路装置を用いてもよいことはもちろんである
。この他この発明は要旨を逸脱しない範囲で各種変形が
可能である。以上説明したようにこの発明によれば、被
測定回路から出力するパルス応答波形と、このパルス
：応答波形と同期して基準レベル発生回路から出力され
るｎ通りの異なる基準レベルとをレベル比較回路により
順次比較してパルス応答波形のピーク値を検出するよう
にしたことにより、被測定回路のパルス応答測定を高精
度かつ高速度にしかも自動的に行い得ると共に、装置構
成が低価格で実現できるようなパルス応答波形の測定方
式を提供できる。

【図面の簡単な説明】

第１図はこの発明の一実施例の回路構成図、第２図は上
記実施例に用いる基準レベル発生回路の１例を示す回路
構成図、第３図｝よび第４図は上記実施例を説明するた
めのタイムチヤート、第５図は上記実施例の応用例を示
すプロツク図である。１，９，１０４・・・・・・バツフアアンプ、２・・・
・・・レベル比較回路、３，６・・・・・・ゲート回路
、４，５・・・・・・記憶回路、７，１１２・・・・・
・カウンタ回路、８・・・・・・基準レベル発生回路、
１０・・・・・・制御回路、２１１〜２１。

Claims

【特許請求の範囲】

１被測定回路のパルス応答波形が繰り返し入力するレ
ベル比較回路と、このレベル比較回路にｎ通りの異なる
基準レベルを順次かつ上記被測定回路へのパルス入力と
同期して供給する基準レベル発生回路と、上記レベル比
較回路での比較結果を記憶する記憶回路とを具備し、上
記パルス応答波形のピーク値を検出するようにしたこと
を特徴とするパルス応答波形の測定方式。