JPS592436A - Ｔｔｌ回路 - Google Patents
Ｔｔｌ回路Info
- Publication number
- JPS592436A JPS592436A JP57110601A JP11060182A JPS592436A JP S592436 A JPS592436 A JP S592436A JP 57110601 A JP57110601 A JP 57110601A JP 11060182 A JP11060182 A JP 11060182A JP S592436 A JPS592436 A JP S592436A
- Authority
- JP
- Japan
- Prior art keywords
- circuit
- output
- power supply
- ttl
- supply voltage
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Pending
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Classifications
-
- H—ELECTRICITY
- H03—ELECTRONIC CIRCUITRY
- H03K—PULSE TECHNIQUE
- H03K19/00—Logic circuits, i.e. having at least two inputs acting on one output; Inverting circuits
- H03K19/003—Modifications for increasing the reliability for protection
- H03K19/00307—Modifications for increasing the reliability for protection in bipolar transistor circuits
Landscapes
- Logic Circuits (AREA)
- Physics & Mathematics (AREA)
- Engineering & Computer Science (AREA)
- Computer Hardware Design (AREA)
- Computing Systems (AREA)
- General Engineering & Computer Science (AREA)
- Mathematical Physics (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
（１）発明の技術分野
本発明は、ＴＴＬ回路の保護回路に関し、特にＴＴＬ回
路における低重１源電圧時に流れる過大電源雷、流によ
る回路素子の劣化、破損￥？を防止するための保物回路
に関する。
路における低重１源電圧時に流れる過大電源雷、流によ
る回路素子の劣化、破損￥？を防止するための保物回路
に関する。
（２）技術の背景
一般にＴＴＬＩＣは第１図に示されるような出力バッフ
ァ回路を有している。第１図の回路は、ＮＰＮ トラン
ジスタＱ１．Ｑ２．Ｑ３．Ｑ４、ダイオードＤ１．Ｄ２
および抵抗Ｒ１，Ｒ２、貼、 Ｔ’ｔ４． ａｓ 、
Ｒ６から構成される。第１図の回路においては、ｗ１１
源Ｗ、圧ＶＣＣが０■から上昇した場合に、ＲＸ ＶＦ
ＩＦＩ付近になるとトランジスタＱ２が不完全にオンに
なるため、トランジスタＱ３．Ｑ４にともにオン電流が
流れ、出力段に過大雪、流Ｉ４が流れる。すなわち、第
１図の回路の電源宵、圧ＶＣＣ対雷、源雷流ＩＣＣの特
性は、第２図に示されるように、使用定格電圧以下のあ
る値において定格電圧における１ｃｃよりも過大な電流
が流れる。
ァ回路を有している。第１図の回路は、ＮＰＮ トラン
ジスタＱ１．Ｑ２．Ｑ３．Ｑ４、ダイオードＤ１．Ｄ２
および抵抗Ｒ１，Ｒ２、貼、 Ｔ’ｔ４． ａｓ 、
Ｒ６から構成される。第１図の回路においては、ｗ１１
源Ｗ、圧ＶＣＣが０■から上昇した場合に、ＲＸ ＶＦ
ＩＦＩ付近になるとトランジスタＱ２が不完全にオンに
なるため、トランジスタＱ３．Ｑ４にともにオン電流が
流れ、出力段に過大雪、流Ｉ４が流れる。すなわち、第
１図の回路の電源宵、圧ＶＣＣ対雷、源雷流ＩＣＣの特
性は、第２図に示されるように、使用定格電圧以下のあ
る値において定格電圧における１ｃｃよりも過大な電流
が流れる。
従って、通常のＴＴＬ ＩＣにおいては、電源投入時
、または、電源の異常等により過大電流が流れる電圧値
にホールドさｈた時に、この過大軍、流による発熱等に
より内部素子の劣化せたに破損等が生じるおそれがある
。従来、このような電１源電圧の低下時における過大電
流に対する保穫は行われておらず、ＴＴＬ ＩＣの寿
命、信頼性の低下の原因となっていた。
、または、電源の異常等により過大電流が流れる電圧値
にホールドさｈた時に、この過大軍、流による発熱等に
より内部素子の劣化せたに破損等が生じるおそれがある
。従来、このような電１源電圧の低下時における過大電
流に対する保穫は行われておらず、ＴＴＬ ＩＣの寿
命、信頼性の低下の原因となっていた。
（３）発明の目的
本発明の主な目的は、ＴＴＬ ＩＣにおける、前記の
問題点にかんがみ、ＴＴＬ回路内部にａｍ検出回路およ
びすべてのゲートにスリーステート制御機ｆｒＦ！を付
加することによりｌｊｃ源電圧電圧下時にすべての内部
ゲートをハイインピーダンス状態にすることができ、過
大両流を防止することができるＴＴＬ ＩＣの保護回
路を提供することにある。
問題点にかんがみ、ＴＴＬ回路内部にａｍ検出回路およ
びすべてのゲートにスリーステート制御機ｆｒＦ！を付
加することによりｌｊｃ源電圧電圧下時にすべての内部
ゲートをハイインピーダンス状態にすることができ、過
大両流を防止することができるＴＴＬ ＩＣの保護回
路を提供することにある。
（４）発明の構成
本発明においては、多数の内部ゲートヲ有するＴＴＬ集
積回路において、＃集積回路内での雷、源市、圧の低下
を検出する回路と、該内部ゲートの出力段をハイインピ
ーダンスに制御する回路を設け、それにより電源電圧が
規格値よりも低下した場合に、該内部ゲートの出力段を
すべてハイインピーダンス状態にするようにしたＴＴＬ
集積回路の保護回路が提供される。
積回路において、＃集積回路内での雷、源市、圧の低下
を検出する回路と、該内部ゲートの出力段をハイインピ
ーダンスに制御する回路を設け、それにより電源電圧が
規格値よりも低下した場合に、該内部ゲートの出力段を
すべてハイインピーダンス状態にするようにしたＴＴＬ
集積回路の保護回路が提供される。
（５）発明の実施例
本発明の一実施例としてのＴＴＬ集積回路の保ｉ￥！回
路が図ｒカを参照して以下に説明される。第３図には、
本発明にょる保護回路の基本的構成が示′の内部ゲート
であり、２は電源電圧検出１路、３はスリーステートｆ
ｌ！１１御回路である。
路が図ｒカを参照して以下に説明される。第３図には、
本発明にょる保護回路の基本的構成が示′の内部ゲート
であり、２は電源電圧検出１路、３はスリーステートｆ
ｌ！１１御回路である。
本発明による保護回路の具体的々構成例が第４図に示さ
れる。、第４図において、内部ゲート１は、トランジス
タＱ１ｔ Ｑ２ ｅ Ｑ５１ Ｑ、４、ダイオードＪ）
１゜Ｄ２ 、および抵抗”’ ＋ Ｒ２＋ ”３ ＋
”４ ＋ Ｒ５＋ Ｒ６から構成され、電源電圧検出１
回路２は、トランジスタＱ５、ダイオードＤｓ 、Ｄａ
、Ｄｓ、および抵抗ａ、 、 ＲＢ 、 Ｒ９から構
成され、スリーステート制御回路３はダイオード１）６
およびトランジスタＱ６から構成される。
れる。、第４図において、内部ゲート１は、トランジス
タＱ１ｔ Ｑ２ ｅ Ｑ５１ Ｑ、４、ダイオードＪ）
１゜Ｄ２ 、および抵抗”’ ＋ Ｒ２＋ ”３ ＋
”４ ＋ Ｒ５＋ Ｒ６から構成され、電源電圧検出１
回路２は、トランジスタＱ５、ダイオードＤｓ 、Ｄａ
、Ｄｓ、および抵抗ａ、 、 ＲＢ 、 Ｒ９から構
成され、スリーステート制御回路３はダイオード１）６
およびトランジスタＱ６から構成される。
第４図の内部ゲート１の構成は、出力段のトランジスタ
Ｑｓのペースにスリーステート制御回路３の出力が接続
されている点とＱ２のベースにＤ６１に介してＱ６に接
続されている点を除いて、第１図に示した通常の’ｒ
’１’ Ｌ回路の内部ゲートと同様である。電源電圧検
出回路２においてζＪ、ダイオードＤ＋、Ｄ２．Ｄ３お
よび抵抗ＦＬ７ 、 ＲＢが電源ＶＣＣと接地の間に直
列に接続される。抵抗Ｒ７とＦＬ８の接続点はトランジ
スタＱ５のベースに接続される。トランジスタＱ５のコ
レクタは抵抗Ｒ９を介して電源Ｖｃｃ Ｋ接続され、エ
ミ、りは接地される。
Ｑｓのペースにスリーステート制御回路３の出力が接続
されている点とＱ２のベースにＤ６１に介してＱ６に接
続されている点を除いて、第１図に示した通常の’ｒ
’１’ Ｌ回路の内部ゲートと同様である。電源電圧検
出回路２においてζＪ、ダイオードＤ＋、Ｄ２．Ｄ３お
よび抵抗ＦＬ７ 、 ＲＢが電源ＶＣＣと接地の間に直
列に接続される。抵抗Ｒ７とＦＬ８の接続点はトランジ
スタＱ５のベースに接続される。トランジスタＱ５のコ
レクタは抵抗Ｒ９を介して電源Ｖｃｃ Ｋ接続され、エ
ミ、りは接地される。
電、原電圧検出回路２の出力、す外わちトランジスタＱ
５のコレクタは、スリーステート制御回路３のトランジ
スタＱ６のペースに接続される。トランジスタＱ６のコ
レクタは、スリーステート制御回路の出力として、内部
ゲートの出力段トランジスタＱ３のペースに接続され、
および出力段トランジスタＱ２のベースに接続さｆｔ、
）ランジスタＱ６のエミッタは接地される。
５のコレクタは、スリーステート制御回路３のトランジ
スタＱ６のペースに接続される。トランジスタＱ６のコ
レクタは、スリーステート制御回路の出力として、内部
ゲートの出力段トランジスタＱ３のペースに接続され、
および出力段トランジスタＱ２のベースに接続さｆｔ、
）ランジスタＱ６のエミッタは接地される。
第４図の保軸向路においては、電源電圧ＶＣＣが規格値
内にある場合には、電源電圧検出回路２のトランジスタ
Ｑ５がオンであり、従って、トランジスタＱ６はオフで
ある。従って、スリーステート制御回路３の出力は、オ
フ状態であるため、内部ゲート１の出力は、入力に応じ
て１（Ｈまたは”Ｌ″になる。電源電圧が規格値よりも
低下した場合には、トランジスタＱ５がオフし、それに
よりトランジスタＱ６がオンする。従って、内部ゲート
回路１の出力トランジスタＱ３およびＱ４のベース零位
が”Ｌ″になり、出力トランジスタＱｓ、Ｑａ がと
もにオフとなるため、出力１はハイインピーダンス状態
になる。
内にある場合には、電源電圧検出回路２のトランジスタ
Ｑ５がオンであり、従って、トランジスタＱ６はオフで
ある。従って、スリーステート制御回路３の出力は、オ
フ状態であるため、内部ゲート１の出力は、入力に応じ
て１（Ｈまたは”Ｌ″になる。電源電圧が規格値よりも
低下した場合には、トランジスタＱ５がオフし、それに
よりトランジスタＱ６がオンする。従って、内部ゲート
回路１の出力トランジスタＱ３およびＱ４のベース零位
が”Ｌ″になり、出力トランジスタＱｓ、Ｑａ がと
もにオフとなるため、出力１はハイインピーダンス状態
になる。
前記のように、第３図の保護回路を設けたＴＴＬ回路に
おいてｒよ、低電源電圧時の過大雷、流が防止され、回
路素子の劣化、破損が防止されろつ（６）発明の効果 本発明によれば、ＴＴＬ回路における宵源電圧低下時の
過大電流全防止するこ七ができる保触回路を提供するこ
とがで鳶、’Ｉ’ Ｔ Ｌ回路の信頼陸および寿命を向
上させることができる。
おいてｒよ、低電源電圧時の過大雷、流が防止され、回
路素子の劣化、破損が防止されろつ（６）発明の効果 本発明によれば、ＴＴＬ回路における宵源電圧低下時の
過大電流全防止するこ七ができる保触回路を提供するこ
とがで鳶、’Ｉ’ Ｔ Ｌ回路の信頼陸および寿命を向
上させることができる。
第１図は、通常のＴＴＬ回路の一般的な内部ゲートの１
０１路図、 第２図は、第１図の回路における電源電圧対電源電流の
特性図、 第３図は、本発明による保護回路を設けたＴＴＬ回路の
概略的構取図、 第４図は、本発明の一実施例としての保護回路を設けた
ＴＴＬ回路の回路図である。 （符号の説明） １：内部ゲート回路、 ２：電源′Ｍ圧検出回路、６
：スリーステート制御回路。 特許出願人 富士通株式会社 特許出願代理人 弁理士 青 木 朗 弁理士 西 舘 オロ 之 弁胛士 内 １） 幸 男 弁理士 山 口 昭 之 糸２図
０１路図、 第２図は、第１図の回路における電源電圧対電源電流の
特性図、 第３図は、本発明による保護回路を設けたＴＴＬ回路の
概略的構取図、 第４図は、本発明の一実施例としての保護回路を設けた
ＴＴＬ回路の回路図である。 （符号の説明） １：内部ゲート回路、 ２：電源′Ｍ圧検出回路、６
：スリーステート制御回路。 特許出願人 富士通株式会社 特許出願代理人 弁理士 青 木 朗 弁理士 西 舘 オロ 之 弁胛士 内 １） 幸 男 弁理士 山 口 昭 之 糸２図
Claims (1)
- 複数の内部ゲートを有するＴＴＬ集檀回路において、該
集積回路内での電源常圧の低下を検出する回路と、該内
部ゲートの出力段ケハイインピーダンスに制御する回路
を設け、電源！、圧が所定１頂よりも低下した場合に、
該内部ゲートの出力段奮ハイインピーダンス状態にする
ようにしたことを特徴とするＴＴＬ回路。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP57110601A JPS592436A (ja) | 1982-06-29 | 1982-06-29 | Ｔｔｌ回路 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP57110601A JPS592436A (ja) | 1982-06-29 | 1982-06-29 | Ｔｔｌ回路 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPS592436A true JPS592436A (ja) | 1984-01-09 |
Family
ID=14539978
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP57110601A Pending JPS592436A (ja) | 1982-06-29 | 1982-06-29 | Ｔｔｌ回路 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS592436A (ja) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2012156718A (ja) * | 2011-01-25 | 2012-08-16 | Seiko Instruments Inc | 出力回路、温度スイッチｉｃ、及び、電池パック |
-
1982
- 1982-06-29 JP JP57110601A patent/JPS592436A/ja active Pending
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2012156718A (ja) * | 2011-01-25 | 2012-08-16 | Seiko Instruments Inc | 出力回路、温度スイッチｉｃ、及び、電池パック |
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