JPS5925531A - 半導体装置用電源装置 - Google Patents

半導体装置用電源装置

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JPS5925531A
JPS5925531A JP58107876A JP10787683A JPS5925531A JP S5925531 A JPS5925531 A JP S5925531A JP 58107876 A JP58107876 A JP 58107876A JP 10787683 A JP10787683 A JP 10787683A JP S5925531 A JPS5925531 A JP S5925531A
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Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】 本発明は、電源装置に関するものである。
従来、不揮発性メモリとしては、電気的に判゛き換え可
能な読み出し専用メモリ（ＥＥＰＲＯＭ）および電気的
書き込み可能な読み出し専用メモリ（ＥＰＲＯＭ）が利
用されてきた。しかし、これらは、■布き込み時間が長
い、■宗き込み電圧が高いため二電源システムとなる、
などの欠点を有している。−例としてｌ　６　ｋｂ　Ｅ
ＥＰＲＯＭ　　とＥＰＲＯＭを挙げると、使用電源は、
プログラム時に必要な電源（２５Ｖ）と、アクセス動作
時に必要な電源（５Ｖ）の二電源が必要である。甫き込
み時間も全ビット書き込むのに約１００秒といつ長時間
を要する。また、アクセス時間も、４５０ｎｓ　　と長
く、同容量のランダムアクセスメモリ（ＲＡＭ）のアク
セス時間の約４倍の時間が必要である。これは、ＲＯＭ
は、セルサイズを小さくするため、−木のデータ線のみ
使用してスタティック動作をすることに起因する。Ｅ　
Ｐ　ＲＯＭは、さらに、メモリ内容を電気的に消去でき
ないという欠点を有している。
一方、リードオンリーメモリ（ＲＯＭ）に対し、高速の
書き込み、読み出しができるメモリとして、ランダムア
クセスメモリ（ＲＡＭ）がある。このメモリ・セルもＲ
ＯＭ同様データ線は１本であるが、動作がダイナミック
で各種の信号がパラレルに発生でき、これらの信号を使
って高速にセンスし増巾できるので、スピードは速くで
きる。１６ｋｂのメモリを例にとると、ＲＡＭのアクセ
ス時間は、ＲＯＭに比べ約７となっている。また、筈き
込み時間もアクセス時間とほぼ同じである。
しかし、ＲＡ　Ｍは、従来技術では、揮発性メモリとな
らざるを得ないという欠点な有する。すなわち、ダイナ
ミックＲＡＭの場合、ｌトランジスタ、１ＭＯ８構造が
現在主流となっているが、これは、２ｍ５ｅｃに１回メ
モリをリフレッシュしなければ、メモリ内容が保存され
ない。また、メモリ・セルが、Ｆ’ｌ　ｉｐ　−Ｆｌｏ
ｐ構造となっているスタティックＲＡＭの場合、前記リ
フレッシュは不必要となるが、電源が切れメモリ・セル
に電流が供給不可となると、ダイナミックＲＡＭと同様
にメモリー内容が保持されなくなる。
したがって、ＲＡＭのようにスピードが速いメモリの不
揮発性のためには、常に電流供給を可能とする電源要望
が非常に強い。
本発明は、従来技術の問題点を解消するため、電池電源
に実装し、ＲＡＭの不揮発化を図れる電源装置である。
本発明によりなる電源装置の利用分野は、単一の小型電
源を使用する端末機器のメモリ部、不揮発性メモリを必
要とするマイクロコンピュータ、小型車−ヒ計算機など
がある。
以下、本発明を実施例によって詳細に説明する。
実施例　ｌ 電源素子として、全固体電池を用い、これをＲＡＭのチ
ップ上に構成する例を第１図を用いて説明する。第１図
において、ｎタイプシリコン基板１、ｐタイプウェル２
、ｎ＋領域３、ｐ＋領域４、絶縁膜５、配線金属６．６
・、６’、６・・・　、およびゲ、−ドア、７′からな
るＣ−ＭｔＪＳ・スタティックＲＡＭの表面に、５ｔ３
Ｎ４　　などのパッシベーション膜８を施す。この上に
、電池の正又は負極材料膜９、固体電解質膜１０、電池
の負又は正極材料膜１１をつぎつぎに形成する。電池の
正極材料としては、ＴＩ　Ｓ２　、Ｖ　Ｓｅ　など、負
極材料としては、Ｌｌ　−ＡＪ　、　Ｌｌ　−Ｓｉ合金
などを用いる。また固体電解質膜としては、Ｌｉ、　Ｓ
ｔ　０４−　Ｌ１３ＰＯ４化合物薄膜、Ｌｉ３Ｎ−Ｌｉ
　Ｉ化合物薄膜などを用いる。電池とＲＡＭチップの接
続は、半導体内に集積した回路の接地端子Ｖ。６と電源
端子Ｖｃｃ６′が、それぞれ集電体１２，１２’　を介
して電池の正極および負極に接続された構造となってい
る。
最後に、パッシベーション膜１３を形成し、チップをボ
ンディングした後、パッケージングする。
この構造により、電池の正負極活物質量に相当する電池
容量が、ＲＡＭのメモリ保持時間を決定する。例えば、
１６ｋｂｃ−ＭＯＳスタティックＲＡＭに、放電容量７
　ｍＡｈ　　の電池を接続した場合、約３０日メモリ内
容を保持する。また、１η１池は全固体であるため安定
で、５年以上の寿命が得られる。さらに、本実施例で示
した電池はリチウム二次電池であるため、電源入力時に
電池が充電され、電源シャ断後は電池の放電によりメモ
リ内容を保持することができる。
つぎに、本構成のＲＡ　ＭとＴ（ｉ池の接続回路をブロ
ック図（第２図）を用いて説明する。スタティックＲＡ
Ｍの基本構成は、第２図（Ａｌのブロック図のように、
メモリ・セルアレー２１と周辺回路２０で表わすことが
できる（２２；行デコーダ、２３：各種信号発生回路、
２４：列デコーダ、２５　：　ｉ１０回路、２６；アド
レスバッファ）。
このメモリ内容を保持するには、基本的にはメモリ・セ
ルアレーにのみ、電源素子から電流を供給しでやればよ
い。電池を用いる本発明の構成をブロック図で表わした
ものが第２１Ｑ（ＩＪ）である。この構成は、外部電源
（２７：外部電源端子）がＯＮ状態のとき、切換回路２
８によりメモリ・セルアレー２１と、周辺回路２０が動
作状態となり、かつ、電池２９が充電されるようになっ
ている。ま丸　外部電源がＯＦＦ状態となると、切換回
路２８により、電池２９よ４）メモリ・セルアレーに電
流が供給されるようになり、メモリ内容を保持し、不揮
発性ＲＡＭとなる。
ここに、周辺回路が、時期時に電流の消費しない回路構
成（例えばＣ−ＭＯ３回路）で構成されていれば、メモ
リ・セルアレーおよび周辺回路の電源端子ｃ、ｄと電池
を接続し、ａ、ｄ間を遮断してもよい。
電源切換回路２８は、電源電圧（電流）感知回路および
制御回路およびスイッチ回路の組み合わせとすることが
できるし、又電源スィッチと連動させるようにしても良
いし、単なるスイッチとしても良い。
実施例　２ すでに封口の完了したリチウム電池又は実施例１の全固
体リチウム電池を、メモリーチップ上でボンディングし
た例について第３図を用いて説明する。
既に表面パッシベーションの終了したメモリーチップ４
１上に、前記電池を固定し、メモリーチップのボンディ
ング、及び雷、池とチップのボンディングを行なう。最
後に、これをパッケージングし、不揮発性ＲＡＭを構成
する（４０°パツケージ、４０１：リード、４０２：ビ
ン）。ここに、４２および４３は、電池の正、負極集電
体で、それぞれメモリーチップ上に集積した回路の電源
端子Ｖ　と接地端子Ｖ　に接続されている。４４は、電
池の封口材である。第４図は、メモリーチップ上に固定
した薄型電池の一断面図である。ここに、４１はシリコ
ン集積回路チップ、４２および４３は電池の正、負極集
１１１７体、４４は封口材、４５は電池本体、４６はパ
ッシベーンロ／膜、４７はポンディングパッド、４８　
、４８’は接続線である。
例えば、ｌ　６　ｋｂスタティックＲＡＭに、放電容、
に７ｍＡｈ　の［池を接続した場合、約３０日メモリ内
容を保持する。また、全固体電池を用いた場合は、５年
以上の長期寿命が得られている。
実施例　３ パッケージングを終えたＲＡＭＫ電源素子を付加した不
揮発性ＲＡＭについて、第５図、第６図を用いて説明す
る。第５図は外観図、第６図は一断面図である。外部ソ
ケット６３を有するメモリーパッケージ６１に、電源素
子６０を接続することにより、不揮発性ＲＡＭを構成す
ることができる。これらの図において６２および６２′
はそれぞれ電源素子の正、負極集電体、６４．６４’は
接続線、６５は電解質、正、負極材からなる電池本体、
６６は電池封口材である。これらの図において、電源素
子６０は、ソケット６３を介してＲＡＭのメモリー保持
用電源端子と接続されている。
本構成では、情報保持が必要な素子のみに電源素子全付
加すれば良く、自由度が大幅に増加する。
を源素子としては、リチウム重油、固体リチウム電池を
用いる。
なお、電源素子をパッケージのどの位倶に伺けるかは、
自由である。
本発明になる不揮発性ＲＡ　Ｍは、個々のメモリーチッ
プのメモリー内容が保持されるため、メモリーボードか
らの、ＲＡＭの自由な抜き取り、移動が可能で、かつ、
適当なメモリー内容な保持した状態で製品として出荷で
きる利点を有する。しかも本発明によりなるＲ　Ａ　Ｍ
を用い前述のように、書き込み、読み出し速度、共に速
くかつ不揮発性の有用なメモリーシステムが構成できる
。
以上の各実施例においては、本発明のメモリとしてＲＡ
Ｍを用いたが、これに限らず、他の揮発性メモリ、例え
ば、連想メモリ（ＣＡＭ）、シリアルメモリ、アナログ
メモリ等にも本発明を適用できる。又、本発明はＭＯ８
系メモリに限らず、バイポーラ系メモリにも適用できる
ことは勿論である。
【図面の簡単な説明】
第１図はＣ−ＭＯＳ−Ｉ’ｔＡＭと電池を積層した本発
明の実施例の構造の断面図、８１１２図（ＡＩはＲＡＭ
の回路を示すブロック図、ｍ　２１１（Ｂｌは本発明の
一実施例の回路を示すブロック図、第３図は別途イ乍成
した小型電池シリコンチップ上に積載してボンディング
を終えた状態の本発明の実施例の外観図、第４図は第３
図のシリコンチップと小型電池の部分断面図、第５図は
ＲＡＭパッケージの上に電源素子な積載した構成の本発
明の実施例の外観図、第６図は、第５図の部分断面図で
ある。 ２０：周辺回路 ２１：メモリセルアレー ２７：外部電源端子 ２８：切替回路 ２９：電源素子 ２６１；アドレス信号入力端子　　　　　　　　　５・
２３１：制御信号入力端子 あ　１　図 第　２　図 （Ａ） ８３　）図 享　４　函 零　、Ｓ　図 ６Ｊ 第６図 第１頁の続き ０発　明　者　植谷慶雄 茨木市丑寅−丁目１番８８号日立 マクセル株式会社内 ＠出　願　人　日立マクセル株式会社 茨木市丑寅１丁目１番８８号

Claims (1)

  1. 【特許請求の範囲】 １、電源と、該電源によって充電される２次電池と、前
    記電源および前記２次電池の少なくとも一方から電力を
    取り出す電力供給端子とな有する電源装置であって、前
    記の２次電池として、リチウム２次電池を用い、上記電
    力供給端子は、半導体装置の電源端子に接続されてなる
    ことな特徴とする半導体装置用電源装置。 ２、上記リチウム二次電池の電解質は、Ｌｉ４Ｓｉｎ４
    −Ｌ１３ＰＯ４化合物又はＬｉ３Ｎ　−ＬＩ　Ｉ化合物
    のいずれかであることを特徴とする特許請求の範囲第１
    項記載の半導体装置用電源。 ３、上記リチウム二次電池の正極材料は、ＴＩ　Ｓ２又
    はｖＳｅ２のいずれかであることを特徴とする特許請求
    の範囲第２項又は第３項に記載の半導体装置用電源。 ４、上記半導体装置は、半導体メモリであることを特徴
    とする特許請求の範囲第１項記載の半導体装置用電源。
JP58107876A 1980-12-26 1983-06-17 半導体装置用電源装置 Granted JPS5925531A (ja)

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