JPH0334662B2 - - Google Patents
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- JPH0334662B2 JPH0334662B2 JP55188723A JP18872380A JPH0334662B2 JP H0334662 B2 JPH0334662 B2 JP H0334662B2 JP 55188723 A JP55188723 A JP 55188723A JP 18872380 A JP18872380 A JP 18872380A JP H0334662 B2 JPH0334662 B2 JP H0334662B2
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- memory
- battery
- ram
- power supply
- electrode material
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- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01M—PROCESSES OR MEANS, e.g. BATTERIES, FOR THE DIRECT CONVERSION OF CHEMICAL ENERGY INTO ELECTRICAL ENERGY
- H01M10/00—Secondary cells; Manufacture thereof
- H01M10/05—Accumulators with non-aqueous electrolyte
- H01M10/056—Accumulators with non-aqueous electrolyte characterised by the materials used as electrolytes, e.g. mixed inorganic/organic electrolytes
- H01M10/0561—Accumulators with non-aqueous electrolyte characterised by the materials used as electrolytes, e.g. mixed inorganic/organic electrolytes the electrolyte being constituted of inorganic materials only
- H01M10/0562—Solid materials
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- G—PHYSICS
- G06—COMPUTING OR CALCULATING; COUNTING
- G06F—ELECTRIC DIGITAL DATA PROCESSING
- G06F1/00—Details not covered by groups G06F3/00 - G06F13/00 and G06F21/00
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- G—PHYSICS
- G11—INFORMATION STORAGE
- G11C—STATIC STORES
- G11C5/00—Details of stores covered by group G11C11/00
- G11C5/14—Power supply arrangements, e.g. power down, chip selection or deselection, layout of wirings or power grids, or multiple supply levels
- G11C5/141—Battery and back-up supplies
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- H—ELECTRICITY
- H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
- H10W—GENERIC PACKAGES, INTERCONNECTIONS, CONNECTORS OR OTHER CONSTRUCTIONAL DETAILS OF DEVICES COVERED BY CLASS H10
- H10W70/00—Package substrates; Interposers; Redistribution layers [RDL]
- H10W70/40—Leadframes
- H10W70/474—Batteries in combination with leadframes
-
- H—ELECTRICITY
- H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
- H10W—GENERIC PACKAGES, INTERCONNECTIONS, CONNECTORS OR OTHER CONSTRUCTIONAL DETAILS OF DEVICES COVERED BY CLASS H10
- H10W72/00—Interconnections or connectors in packages
- H10W72/50—Bond wires
- H10W72/541—Dispositions of bond wires
- H10W72/5449—Dispositions of bond wires not being orthogonal to a side surface of the chip, e.g. fan-out arrangements
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- Y—GENERAL TAGGING OF NEW TECHNOLOGICAL DEVELOPMENTS; GENERAL TAGGING OF CROSS-SECTIONAL TECHNOLOGIES SPANNING OVER SEVERAL SECTIONS OF THE IPC; TECHNICAL SUBJECTS COVERED BY FORMER USPC CROSS-REFERENCE ART COLLECTIONS [XRACs] AND DIGESTS
- Y02—TECHNOLOGIES OR APPLICATIONS FOR MITIGATION OR ADAPTATION AGAINST CLIMATE CHANGE
- Y02E—REDUCTION OF GREENHOUSE GAS [GHG] EMISSIONS, RELATED TO ENERGY GENERATION, TRANSMISSION OR DISTRIBUTION
- Y02E60/00—Enabling technologies; Technologies with a potential or indirect contribution to GHG emissions mitigation
- Y02E60/10—Energy storage using batteries
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- General Engineering & Computer Science (AREA)
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- Condensed Matter Physics & Semiconductors (AREA)
- Secondary Cells (AREA)
- Static Random-Access Memory (AREA)
- Power Sources (AREA)
- Semiconductor Memories (AREA)
- Battery Electrode And Active Subsutance (AREA)
- Charge And Discharge Circuits For Batteries Or The Like (AREA)
- Non-Volatile Memory (AREA)
- Non-Insulated Conductors (AREA)
- Stand-By Power Supply Arrangements (AREA)
- Techniques For Improving Reliability Of Storages (AREA)
- Direct Current Feeding And Distribution (AREA)
Description
【発明の詳細な説明】
本発明は、電源素子内蔵型不揮発性メモリを用
いたメモリ装置に関するものである。
いたメモリ装置に関するものである。
従来、不揮発性メモリとしては、電気的に書き
換え可能な読み出し専用メモリ（EEPROM）お
よび電気的書き込み可能な読み出し専用メモリ
（EPROM）が利用されてきた。しかし、これら
は、書き込み時間が長い、書き込み電圧が高
いため二電源システムとなる、などの欠点を有し
ている。一例として16kb EEPROMとEPROM
を挙げると、使用電源は、プログラム時に必要な
電源（25V）と、アクセス動作時に必要な電源
（5V）の二電源が必要である。書き込み時間も全
ビツト書き込むのに約100秒という長時間を要す
る。また、アクセス時間も、450nsと長く、同容
量のランダムアクセスメモリ（RAM）のアクセ
ス時間の約４倍の時間が必要である。これは、
ROMは、セルサイズを小さくするため、一本の
データ線のみ使用してスタテイツク動作をするこ
とに起因する。EPROMは、さらに、メモリ内容
を電気的に消去できないという欠点を有してい
る。
換え可能な読み出し専用メモリ（EEPROM）お
よび電気的書き込み可能な読み出し専用メモリ
（EPROM）が利用されてきた。しかし、これら
は、書き込み時間が長い、書き込み電圧が高
いため二電源システムとなる、などの欠点を有し
ている。一例として16kb EEPROMとEPROM
を挙げると、使用電源は、プログラム時に必要な
電源（25V）と、アクセス動作時に必要な電源
（5V）の二電源が必要である。書き込み時間も全
ビツト書き込むのに約100秒という長時間を要す
る。また、アクセス時間も、450nsと長く、同容
量のランダムアクセスメモリ（RAM）のアクセ
ス時間の約４倍の時間が必要である。これは、
ROMは、セルサイズを小さくするため、一本の
データ線のみ使用してスタテイツク動作をするこ
とに起因する。EPROMは、さらに、メモリ内容
を電気的に消去できないという欠点を有してい
る。
一方、リードオンリーメモリ（ROM）に対
し、高速の書き込み、読み出しができるメモリと
して、ランダムアクセスメモリ（RAM）があ
る。このメモリ・セルもROM同様データ線は１
本であるが、動作がダイナミツクで各種の信号が
パラレルに発生でき、これらの信号を使つて高速
にセンスし増巾できるので、スピードは速くでき
る。16kbのメモリを例にとると、RAMのアクセ
ス時間は、ROMに比べ約1/4となつている。ま
た書き込み時間もアクセス時間とほぼ同じであ
る。
し、高速の書き込み、読み出しができるメモリと
して、ランダムアクセスメモリ（RAM）があ
る。このメモリ・セルもROM同様データ線は１
本であるが、動作がダイナミツクで各種の信号が
パラレルに発生でき、これらの信号を使つて高速
にセンスし増巾できるので、スピードは速くでき
る。16kbのメモリを例にとると、RAMのアクセ
ス時間は、ROMに比べ約1/4となつている。ま
た書き込み時間もアクセス時間とほぼ同じであ
る。
しかし、RAMは、従来技術では、揮発性メモ
リとならざるを得ないという欠点を有する。すな
わち、ダイナミツクRAMの場合、１トランジス
タ、1MOS構造が現在主流となつているが、これ
は、２ｍsecに１回メモリをリフレツシユしなけ
れば、メモリ内容が保存されない。また、メモ
リ・セルが、Flip−Flop構造となつているスタテ
イツクRAMの場合、前記リフレツシユは不必要
となるが、電源が切れメモリ・セルに電流が供給
不可となると、ダイナミツクRAMと同様にメモ
リー内容が保持されなくなる。
リとならざるを得ないという欠点を有する。すな
わち、ダイナミツクRAMの場合、１トランジス
タ、1MOS構造が現在主流となつているが、これ
は、２ｍsecに１回メモリをリフレツシユしなけ
れば、メモリ内容が保存されない。また、メモ
リ・セルが、Flip−Flop構造となつているスタテ
イツクRAMの場合、前記リフレツシユは不必要
となるが、電源が切れメモリ・セルに電流が供給
不可となると、ダイナミツクRAMと同様にメモ
リー内容が保持されなくなる。
したがつて、RAMのようにスピードが速く、
かつ不揮発性となるメモリ素子の要望が非常に強
い。
かつ不揮発性となるメモリ素子の要望が非常に強
い。
本発明は、従来技術の問題点を解消するため、
電池、コンヂンサ、太陽電池などの電源素子を
各々のRAMに実装し、RAMの不揮発化を図つ
たメモリ装置である。
電池、コンヂンサ、太陽電池などの電源素子を
各々のRAMに実装し、RAMの不揮発化を図つ
たメモリ装置である。
本発明の特徴は、複数のメモリ素子またはメモ
リ回路を配列してなるメモリ・セルアレイを有す
る集積回路チツプに対し、該集積回路チツプの電
源端子に固体電解質を有するリチウム二次電池１
つを接続してなるメモリ装置において、上記リチ
ウム二次電池は、負極材料膜、固体電解質膜およ
び正極材料膜を上記集積回路チツプ上に積層して
構成されているメモリ装置にある。
リ回路を配列してなるメモリ・セルアレイを有す
る集積回路チツプに対し、該集積回路チツプの電
源端子に固体電解質を有するリチウム二次電池１
つを接続してなるメモリ装置において、上記リチ
ウム二次電池は、負極材料膜、固体電解質膜およ
び正極材料膜を上記集積回路チツプ上に積層して
構成されているメモリ装置にある。
上記リチウム二次電池は、負極材料がLiを含む
物質からなり、正極材料がTiS2、VSe2の少なく
とも一方からなることが好ましい。
物質からなり、正極材料がTiS2、VSe2の少なく
とも一方からなることが好ましい。
上記リチウム二次電池は、電解質として
Li4SiO4−Li3PO4化合物又はLi3N−LiI化合物の
少なくとも一方からなることが好ましい。
Li4SiO4−Li3PO4化合物又はLi3N−LiI化合物の
少なくとも一方からなることが好ましい。
本発明によりなるメモリ装置の利用分野は単一
の小型電源を使用する端末機器のメモリ部、不揮
発性メモリを必要とするマイクロコンピユータ、
小型卓上計算機などがある。
の小型電源を使用する端末機器のメモリ部、不揮
発性メモリを必要とするマイクロコンピユータ、
小型卓上計算機などがある。
以下、本発明を実施例によつて詳細に説明す
る。
る。
実施例 １
電源素子として、全固体電池を用い、これを
RAMのチツプ上に構成する例を第１図を用いて
説明する。第１図において、ｎタイプシリコン基
板１、ｐタイプウエル２、n+領域３、p+領域４、
絶縁膜５、配線金属６，６′，６″，６、および
ゲート７，７′からなるＣ−MOS・スタテイツク
RAMの表面に、Si3N4などのパツシベーシヨン
膜８を施す。この上に、電池の正又は負極材料膜
９、固体電解質膜１０、電池の負又は正極材料膜
１１をつぎつぎに形成する。電池の正極材料とし
ては、TiS2、VSe2など、負極材料としては、Li
−Al、Li−Si合金などを用いる。また固体電解
質膜としては、Li4SiO4−Li3PO4化合物薄膜、
Li3N−LiI化合物薄膜などを用いる。電池と
RAMチツプの接続は、半導体内に集積した回路
の接地端子Vss６と電源端子Vcc６′が、それぞれ
集電体１２，１２′を介して電池の正極および負
極に接続された構造となつている。最後に、パツ
シベーシヨン膜１３を形成し、チツプをボンデイ
ングした後、パツケージングする。
RAMのチツプ上に構成する例を第１図を用いて
説明する。第１図において、ｎタイプシリコン基
板１、ｐタイプウエル２、n+領域３、p+領域４、
絶縁膜５、配線金属６，６′，６″，６、および
ゲート７，７′からなるＣ−MOS・スタテイツク
RAMの表面に、Si3N4などのパツシベーシヨン
膜８を施す。この上に、電池の正又は負極材料膜
９、固体電解質膜１０、電池の負又は正極材料膜
１１をつぎつぎに形成する。電池の正極材料とし
ては、TiS2、VSe2など、負極材料としては、Li
−Al、Li−Si合金などを用いる。また固体電解
質膜としては、Li4SiO4−Li3PO4化合物薄膜、
Li3N−LiI化合物薄膜などを用いる。電池と
RAMチツプの接続は、半導体内に集積した回路
の接地端子Vss６と電源端子Vcc６′が、それぞれ
集電体１２，１２′を介して電池の正極および負
極に接続された構造となつている。最後に、パツ
シベーシヨン膜１３を形成し、チツプをボンデイ
ングした後、パツケージングする。
この構造により、電池の正負極活物質量に相当
する電池容量が、RAMのメモリ保持時間を決定
する。例えば、16kb Ｃ−MOSスタテイツク
RAMに、放電容量７ｍAhの電池を接続した場
合、約30日メモリ内容を保持する。また、電池は
全固体であるため安定で、５年以上の寿命が得ら
れる。さらに、本実施例で示した電池は二次電池
であるため、電源入力時に電池が充電され、電源
シヤ断後は電池の放電によりメモリ内容を保持す
ることができる。
する電池容量が、RAMのメモリ保持時間を決定
する。例えば、16kb Ｃ−MOSスタテイツク
RAMに、放電容量７ｍAhの電池を接続した場
合、約30日メモリ内容を保持する。また、電池は
全固体であるため安定で、５年以上の寿命が得ら
れる。さらに、本実施例で示した電池は二次電池
であるため、電源入力時に電池が充電され、電源
シヤ断後は電池の放電によりメモリ内容を保持す
ることができる。
つぎに、本構成のRAMと電池の接続回路をブ
ロツク図（第２図）を用いて説明する。スタテイ
ツクRAMの基本構成は、第２図Ａのブロツク図
のように、メモリ・セルアレー２１と周辺回路２
０で表わすことができる（２２：行デコーダ、２
３：各種信号発生回路、２４：列ヂコーダ、２
５：Ｉ／Ｏ回路、２６：アドレスバツフア）。こ
のメモリ内容を保持するには、基本的にはメモ
リ・セルアレーにのみ、電源素子から電流を供給
してやればよい。電池を用いる本発明の構成をブ
ロツク図で表わしたものが第２図Ｂである。この
構成は、外部電源（２７：外部電源端子）がON
状態のとき、切換回路２８によりメモリ・セルア
レー２１と、周辺回路２０が動作状態となり、か
つ、電池２９が充電されるようになつている。ま
た、外部電源がOFF状態となると、切換回路２
８により、電池２９よりメモリ・セルアレーに電
流が供給されるようになり、メモリ内容を保持
し、不揮発性RAMとなる。
ロツク図（第２図）を用いて説明する。スタテイ
ツクRAMの基本構成は、第２図Ａのブロツク図
のように、メモリ・セルアレー２１と周辺回路２
０で表わすことができる（２２：行デコーダ、２
３：各種信号発生回路、２４：列ヂコーダ、２
５：Ｉ／Ｏ回路、２６：アドレスバツフア）。こ
のメモリ内容を保持するには、基本的にはメモ
リ・セルアレーにのみ、電源素子から電流を供給
してやればよい。電池を用いる本発明の構成をブ
ロツク図で表わしたものが第２図Ｂである。この
構成は、外部電源（２７：外部電源端子）がON
状態のとき、切換回路２８によりメモリ・セルア
レー２１と、周辺回路２０が動作状態となり、か
つ、電池２９が充電されるようになつている。ま
た、外部電源がOFF状態となると、切換回路２
８により、電池２９よりメモリ・セルアレーに電
流が供給されるようになり、メモリ内容を保持
し、不揮発性RAMとなる。
ここに、周辺回路が、待機時に電流の消費しな
い回路構成（例えばＣ−MOS回路）で構成され
ていれば、メモリ・セルアレーおよび周辺回路の
電源端子ｃ，ｄと電池を接続し、ａ，ｄ間を遮断
してもよい。
い回路構成（例えばＣ−MOS回路）で構成され
ていれば、メモリ・セルアレーおよび周辺回路の
電源端子ｃ，ｄと電池を接続し、ａ，ｄ間を遮断
してもよい。
電源切換回路２８は、電源電圧（電流）感知回
路および制御回路およびスイツチ回路の組み合わ
せとすることができるし、又電源スイツチと連動
させるようにしても良いし、単なるスイツチとし
ても良い。
路および制御回路およびスイツチ回路の組み合わ
せとすることができるし、又電源スイツチと連動
させるようにしても良いし、単なるスイツチとし
ても良い。
実施例 ２
電源素子として、pin多層薄膜太陽電池をメモ
リチツプ上に形成して、不揮発性RAMを構成し
た例を、第３図を用いて説明する。
リチツプ上に形成して、不揮発性RAMを構成し
た例を、第３図を用いて説明する。
実施例１と同様に、パツシベーシヨン膜８を有
するＣ−MOS・スタテイツクRAMチツプ上に、
集電体３１を形成する。ひきつづき、非晶質シリ
コン又はポリシリコン薄膜を用いて、ｐタイプ３
２、ｉタイプ３３、ｎタイプ３４の多層薄膜を形
成し、太陽電池を形成する。つぎに、集電体３５
およびパツシベーシヨン薄膜１３を形成し、ボン
デイング後、透明な窓のついたパツケージにより
封口し、不揮発性RAMとなす。ここで、半導体
内に集積した回路の接地端子Vss６と電源端子Vcc
６′は、それぞれ太陽電池の集電体１２，１２′と
接続されている。
するＣ−MOS・スタテイツクRAMチツプ上に、
集電体３１を形成する。ひきつづき、非晶質シリ
コン又はポリシリコン薄膜を用いて、ｐタイプ３
２、ｉタイプ３３、ｎタイプ３４の多層薄膜を形
成し、太陽電池を形成する。つぎに、集電体３５
およびパツシベーシヨン薄膜１３を形成し、ボン
デイング後、透明な窓のついたパツケージにより
封口し、不揮発性RAMとなす。ここで、半導体
内に集積した回路の接地端子Vss６と電源端子Vcc
６′は、それぞれ太陽電池の集電体１２，１２′と
接続されている。
なお、Ｃ−MOS・スタテイツクRAMチツプの
構成は、実施例１と同じである。また太陽電池
を、チツプ上でいくつかの領域に分割し、これを
直列に接続することにより、任意のメモリ保持電
圧、を発生できる。
構成は、実施例１と同じである。また太陽電池
を、チツプ上でいくつかの領域に分割し、これを
直列に接続することにより、任意のメモリ保持電
圧、を発生できる。
本素子は、太陽光、電灯光などの光の存在下
で、500μA／cm2以上の電流をとり出せるため、こ
れらの光の存在下では、半永久的に不揮発性
RAMとなる。
で、500μA／cm2以上の電流をとり出せるため、こ
れらの光の存在下では、半永久的に不揮発性
RAMとなる。
実施例 ３
すでに封口の完了した電池、例えば、リチウム
電池、銀電池、実施例１で示した全固体電池など
を、メモリーチツプ上でボンデイングした例につ
いて第４図を用いて説明する。
電池、銀電池、実施例１で示した全固体電池など
を、メモリーチツプ上でボンデイングした例につ
いて第４図を用いて説明する。
既に表面パツシベーシヨンの終了したメモリー
チツプ４１上に、前記いずれかの電池を固定し、
メモリーチツプのボンデイング、及び電池とチツ
プのボンデイングを行なう。最後に、これをパツ
ケージングし、不揮発性RAMを構成する（４
０：パツケージ、４０１：リード、４０２：ピ
ン）。ここに、４２および４３は、電池の正、負
極集電体で、それぞれメモリーチツプ上に集積し
た回路の電源端子Vccと接地端子Vssに接続されて
いる。４４は、電池の封口材である。第５図は、
メモリーチツプ上に固定した薄型電池の一断面図
である。ここに、４１はシリコン集積回路チツ
プ、４２および４３は電池の正、負極集電体、４
４は封口材、４５は電池本体、４６はパツシベー
シヨン膜、４７はボンデイングパツド、４８，４
８′は接続線である。
チツプ４１上に、前記いずれかの電池を固定し、
メモリーチツプのボンデイング、及び電池とチツ
プのボンデイングを行なう。最後に、これをパツ
ケージングし、不揮発性RAMを構成する（４
０：パツケージ、４０１：リード、４０２：ピ
ン）。ここに、４２および４３は、電池の正、負
極集電体で、それぞれメモリーチツプ上に集積し
た回路の電源端子Vccと接地端子Vssに接続されて
いる。４４は、電池の封口材である。第５図は、
メモリーチツプ上に固定した薄型電池の一断面図
である。ここに、４１はシリコン集積回路チツ
プ、４２および４３は電池の正、負極集電体、４
４は封口材、４５は電池本体、４６はパツシベー
シヨン膜、４７はボンデイングパツド、４８，４
８′は接続線である。
例えば、16kbスタテイツクRAMに、放電容量
７ｍAhの電池を接続した場合、約30日メモリ内
容を保持する。また、全固体電池を用いた場合
は、５年以上の長期寿命が得られている。
７ｍAhの電池を接続した場合、約30日メモリ内
容を保持する。また、全固体電池を用いた場合
は、５年以上の長期寿命が得られている。
実施例 ４
パツケージングを終えたRAMに電源素子を付
加した不揮発性RAMについて、第６図、第７図
を用いて説明する。第６図は外観図、第７図は一
断面図である。外部ソケツト６３を有するメモリ
ーパツケージ６１に、電源素子６０を接続するこ
とにより、不揮発性RAMを構成することができ
る。これらの図において６２および６２′はそれ
ぞれ電源素子の正、負極集電体、６４，６４′は
接続線、６５は電解質、正、負極材からなる電池
本体、６６は電池封口材である。これらの図にお
いて、電源素子６０は、ソケツト６３を介して
RAMのメモリー保持用電源端子と接続されてい
る。
加した不揮発性RAMについて、第６図、第７図
を用いて説明する。第６図は外観図、第７図は一
断面図である。外部ソケツト６３を有するメモリ
ーパツケージ６１に、電源素子６０を接続するこ
とにより、不揮発性RAMを構成することができ
る。これらの図において６２および６２′はそれ
ぞれ電源素子の正、負極集電体、６４，６４′は
接続線、６５は電解質、正、負極材からなる電池
本体、６６は電池封口材である。これらの図にお
いて、電源素子６０は、ソケツト６３を介して
RAMのメモリー保持用電源端子と接続されてい
る。
本構成では、情報保持が必要な素子のみに電源
素子を付加すれば良く、自由度が大幅に増加す
る。
素子を付加すれば良く、自由度が大幅に増加す
る。
電源素子としては、銀電池、リチウム電池、固
体リチウム電池、大容量コンデンサー（例えば、
電気二重層容量型コンデンサー）、太陽電池など
のうちすくなくとも一素子を用いる。
体リチウム電池、大容量コンデンサー（例えば、
電気二重層容量型コンデンサー）、太陽電池など
のうちすくなくとも一素子を用いる。
なお、電源素子をパツケージのどの位置に付け
るかは、自由である。
るかは、自由である。
実施例 ５
実施例１および３の電源素子として、固体電解
質コンデンサーを用いる。この固体電解質コンデ
ンサーは、Rb2Cu8I3Cl7、Li4SiO4−Li3PO4など
の固体電解質を用いた大容量コンデンサーであ
る。
質コンデンサーを用いる。この固体電解質コンデ
ンサーは、Rb2Cu8I3Cl7、Li4SiO4−Li3PO4など
の固体電解質を用いた大容量コンデンサーであ
る。
なお、電源素子としてコンデンサーを用いた場
合、メモリーとコンデンサーの接続、作り方、メ
モリー動作すべて、電池を使用する時と同じであ
る。すなわち回路は、第２図と同じ構成である。
合、メモリーとコンデンサーの接続、作り方、メ
モリー動作すべて、電池を使用する時と同じであ
る。すなわち回路は、第２図と同じ構成である。
本発明になる不揮発性RAMは、個々のメモリ
ーチツプのメモリー内容が保持されるため、メモ
リーボードからの、RAMの自由な抜き取り、移
動が可能で、かつ、適当なメモリー内容を保持し
た状態で製品として出荷できる利点を有する。し
かも本発明によりなるRAMを用い前述のよう
に、書き込み、読み出し速度、共に速くかつ不揮
発性の有用なメモリーシステムが構成できる。
ーチツプのメモリー内容が保持されるため、メモ
リーボードからの、RAMの自由な抜き取り、移
動が可能で、かつ、適当なメモリー内容を保持し
た状態で製品として出荷できる利点を有する。し
かも本発明によりなるRAMを用い前述のよう
に、書き込み、読み出し速度、共に速くかつ不揮
発性の有用なメモリーシステムが構成できる。
以上の各実施例においては、本発明のメモリと
してRAMを用いたが、これに限らず、他の揮発
性メモリ、例えば、連想メモリ（CAM）、シリア
ルメモリ、アナログメモリ等にも本発明を適用で
きる。又、本発明はMOS系メモリに限らず、バ
イポーラ系メモリにも適用できることは勿論であ
る。
してRAMを用いたが、これに限らず、他の揮発
性メモリ、例えば、連想メモリ（CAM）、シリア
ルメモリ、アナログメモリ等にも本発明を適用で
きる。又、本発明はMOS系メモリに限らず、バ
イポーラ系メモリにも適用できることは勿論であ
る。
第１図はＣ−MOS・RAMと電池を積層した本
発明の実施例の構造の断面図、第２図ＡはRAM
の回路を示すブロツク図、第２図Ｂは本発明の一
実施例の回路を示すブロツク図、第３図はＣ−
MOS・RAMと太陽電池を積層した本発明の実施
例の構造の断面図、第４図は別途作成した小型電
池をシリコンチツプ上に積載してボンデイングを
終えた状態の本発明の実施例の外観図、第５図は
第４図のシリコンチツプと小型電池の部分断面
図、第６図はRAMパツケージの上に電源素子を
積載した構成の本発明の実施例の外観図、第７図
は、第６図の部分断面図である。 ２０：周辺回路、２１：メモリセルアレー、２
７：外部電源端子、２８：切替回路、２９：電源
素子、２６１：アドレス信号入力端子、２３１：
制御信号入力端子。
発明の実施例の構造の断面図、第２図ＡはRAM
の回路を示すブロツク図、第２図Ｂは本発明の一
実施例の回路を示すブロツク図、第３図はＣ−
MOS・RAMと太陽電池を積層した本発明の実施
例の構造の断面図、第４図は別途作成した小型電
池をシリコンチツプ上に積載してボンデイングを
終えた状態の本発明の実施例の外観図、第５図は
第４図のシリコンチツプと小型電池の部分断面
図、第６図はRAMパツケージの上に電源素子を
積載した構成の本発明の実施例の外観図、第７図
は、第６図の部分断面図である。 ２０：周辺回路、２１：メモリセルアレー、２
７：外部電源端子、２８：切替回路、２９：電源
素子、２６１：アドレス信号入力端子、２３１：
制御信号入力端子。
Claims (1)
- 【特許請求の範囲】 １ 複数のメモリ素子またはメモリ回路を配列し
てなるメモリ・セルアレイを有する集積回路チツ
プに対し、該集積回路チツプの電源端子に固体電
解質を有するリチウム二次電池１つを接続してな
るメモリ装置において、上記リチウム二次電池
は、負極材料膜、固体電解質膜および正極材料膜
を上記集積回路チツプ上に積層して構成されてい
ることを特徴とするメモリ装置。 ２ 上記リチウム二次電池は、負極材料がLiを含
む物質からなり、正極材料がTiS2、VSe2の少な
くとも一方からなることを特徴とする特許請求の
範囲第１項記載のメモリ装置。 ３ 上記リチウム二次電池は、電解質として
Li4SiO4−Li3PO4化合物又はLi3N−LiI化合物の
少なくとも一方からなることを特徴とする特許請
求の範囲第１項記載のメモリ装置。
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