JPH04292030A - クロック乗換回路 - Google Patents

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】

【０００１】（目次） 産業上の利用分野 従来の技術 発明が解決しようとする課題 課題を解決するための手段 作用 実施例 発明の効果

【０００２】

【産業上の利用分野】本発明はクロック乗換回路に関す
る。

【０００３】このクロック乗換回路は、フレーム形式及
びクロック周波数の異なるデータ伝送方式間の相互イン
タフェース等に適用されるものである。異なる通信装置
間で同一データを伝送する場合、伝送形式に合わせたフ
レームに変換する必要があり、多くの場合、そのクロッ
ク速度が異なるためにクロックの乗せ換えが必要になる
。

【０００４】しかし、クロックを乗せ換えた場合、この
乗せ換えによって生成されるフレーム内のデータが、入
力されたデータと異なるような事態が生じる事があるの
で、このような不具合が無く、適正なクロック乗せ換え
を行うことのできるクロック乗換回路が要望されている
。

【０００５】

【従来の技術】従来のデータのクロック乗せ換えについ
て説明する。最初に、クロック乗せ換えが行われるデー
タについて説明しておく。このデータは、例えば８ビッ
トを１チャネルとするデータである。このチャネルデー
タが伝送される場合は、シリアルに且つフレーム単位で
バースト的に伝送されるものとする。また、チャネルデ
ータは、１チャネルデータが１フレームで伝送される場
合や、複数のチャネルデータ（第１〜第３チャネルデー
タ等）が１フレームで伝送される場合が考えられる。

【０００６】このようなデータのクロック乗せ換えを行
う場合、例えば、バースト的に連続して送られて来る８
ビットの１チャネルデータを１フレームとするデータの
クロック乗せ換えを行う場合、まず、その８ビットのシ
リアルデータをシリアル／パラレル変換器で８ビットの
パラレルデータに変換する。

【０００７】次に、変換されたパラレルデータを、並列
に配置された２つのレジスタ（一方を奇数レジスタ、他
方を偶数レジスタと呼ぶことにする。）に、ライトクロ
ックによって交互に書き込む。

【０００８】この書き込みは、８ビットの書き込みタイ
ミングで、２つのレジスタが交互に選択されて行われる
。

【０００９】次に、奇数及び偶数レジスタに書き込まれ
たパラレルデータを、その書き込み順に、２：１セレク
タによって、交互に選択し、ライトクロックとは周波数
の異なるリードクロックにより作動するパラレル／シリ
アル変換器によって、シリアルデータに変換して、フレ
ーム単位で出力する。

【００１０】これによって、リードクロックに乗せ換え
られた１フレーム単位のデータを得ることができる。但
し、セレクタによるパラレルデータの交互選択は、リー
ドクロック速度により生成されるセレクト信号が、セレ
クタに入力されることによる。

【００１１】また、複数チャネルのデータ（例えば第１
〜第３チャネルデータ）を１フレームとするデータのク
ロック乗せ換えを行う場合は、第１〜第３奇数レジスタ
と、第１〜第３偶数レジスタとを並列に設け、最初に送
られてくるフレームの内の第１チャネルデータが変換さ
れたパラレルデータを第１奇数レジスタに書き込み、第
２チャネルデータが変換されたパラレルデータを第２奇
数レジスタに、第３チャネルデータが変換されたパラレ
ルデータを第３奇数レジスタに順次書き込む。

【００１２】そして、次に送られてくるフレームの内の
第１チャネルデータが変換されたパラレルデータを第１
偶数レジスタに、第２チャネルデータが変換されたパラ
レルデータを第２偶数レジスタに、第３チャネルデータ
が変換されたパラレルデータを第３偶数レジスタに順次
書き込む。

【００１３】つまり、第１〜第３奇数レジスタと第１〜
第３偶数レジスタとに、フレーム単位毎の第１〜第３チ
ャネルデータが交互に書き込まれることになる。

【００１４】そして、このようにして第１〜第３奇数レ
ジスタ及び、第１〜第３偶数レジスタに書き込まれた、
最初のフレームの第１〜第３パラレルデータと、次のフ
レームの第１〜第３パラレルデータとが、セレクタによ
って、交互に選択され、パラレル／シリアル変換器で変
換され、第１〜第３チャネルデータを１フレーム単位と
したデータが出力される。

【００１５】即ち、リードクロックに乗せ換えられた第
１〜第３チャネルデータを１フレーム単位とするデータ
を得ることができる。

【００１６】

【発明が解決しようとする課題】ところで、上述したよ
うにリードクロックに乗せ換えられた第１〜第３チャネ
ルデータ（複数チャネルデータ）を１フレーム単位とす
るデータを得た際に、フレーム内の各チャネルデータの
配列が、入力時と異なる場合が生じると言った問題があ
った。

【００１７】これは、ライトクロックとリードクロック
との周波数が異なることに起因する。例えばリードクロ
ックの周波数がライトクロックの周波数よりも低い場合
、ライトクロックで３つのレジスタを１組みとする奇数
レジスタ及び偶数レジスタに書き込まれた第１〜第３チ
ャネルデータを、リードクロックによって読み出した際
に、リードクロックの周波数がライトクロックの周波数
よりも低いために、任意回目の読み出しで、第１及び第
２チャネルデータまでしか読み出すことができなかった
とすると、残った第３チャネルデータと次に書き込まれ
た第１及び第２チャネルデータとが読み出されることに
なる。

【００１８】この場合、１フレーム内のチャネルデータ
が第３−第１−第２チャネルデータの順に配列されるこ
とになるので、入力時の第１−第２−第３チャネルデー
タの配列順と異なることになる。

【００１９】また、クロック乗せ換えを行う場合、位相
ずれ検出回路を設けなければならないが、複数チャネル
データを１フレームとするデータのクロック乗せ換えを
行う場合には、その複数チャネルデータの数に対応する
数の位相ずれ検出回路が必要となるために、その分、全
体規模が大きくなると言った問題がある。

【００２０】本発明は、このような点に鑑みてなされた
ものであり、入力データの１フレームが複数チャネルデ
ータで構成される場合に、そのチャネルデータの配列を
替えることなくクロック乗せ換えを行うことができ、か
つ、１つのエラー検出手段（位相ずれ検出回路）で各チ
ャネルデータの位相ずれ等のエラーを検出できるように
することによって、全体規模を小さくすることができる
クロック乗換回路を提供することを目的としている。

【００２１】

【課題を解決するための手段】図１に本発明のクロック
乗換回路の原理図を示す。図中、１は直並列変換手段で
あり、１フレームが複数のシリアルデータから成る入力
データＤｉｎを、ライトクロックＷＣＫにより順次取り
込みパラレルデータに変換して順次出力するものである
。

【００２２】２，３，４は奇数レジスタであり、５，６
，７は偶数レジスタである。これらレジスタ２〜４，５
〜７には、直並列変換手段１から出力されるパラレルデ
ータが、ライトクロックＷＣＫによって書き込まれる。

【００２３】１５は第１選択手段であり、複数の奇数レ
ジスタ２〜４に書き込まれたパラレルデータ、複数の偶
数レジスタ５〜７に書き込まれたパラレルデータの何れ
かを選択信号ＲＥに応じて選択して出力するものである
。

【００２４】１６は第２選択手段であり、第１選択手段
１５から出力される複数のパラレルデータを、複数の読
出タイミング信号ＲＣＨ１，ＲＣＨ２，ＲＣＨ３に応じ
て選択して出力するものである。

【００２５】１７は並直列変換手段であり、第２選択手
段１６から出力されるパラレルデータを複数の読出タイ
ミング信号ＲＣＨ１，ＲＣＨ２，ＲＣＨ３の何れかに応
じて取り込み、この取り込まれたパラレルデータをライ
トクロックＷＣＫと異なる周波数のリードクロックＲＣ
Ｋによってシリアルに読み出し、これを出力データＤｏ
ｕｔとして出力するものである。

【００２６】１９は最終書込タイミング選択手段であり
、直並列変換手段１から出力されるパラレルデータを、
複数の奇数レジスタ２〜４及び複数の偶数レジスタ５〜
７に書き込む際の、書込みタイミングを決定する複数の
書込タイミング信号ＷＣＨ１，ＷＣＨ２，ＷＣＨ３の何
れか１つをモード信号ＭＤに応じて選択し、この選択さ
れた書込タイミング信号を前記１フレーム内における最
終書込タイミング信号ＷＴとして出力するものである。

【００２７】２０は先頭読出タイミング選択手段であり
、複数の読出タイミング信号ＲＣＨ１，ＲＣＨ２，ＲＣ
Ｈ３の何れか１つをモード信号ＭＤに応じて選択し、こ
の選択された読出タイミング信号を該１フレーム内にお
ける先頭読出タイミング信号ＲＴ１として出力するもの
である。

【００２８】２１は最終書込タイミング選択手段であり
、複数の読出タイミング信号ＲＣＨ１，ＲＣＨ２，ＲＣ
Ｈ３の何れか１つをモード信号ＭＤに応じて選択し、こ
の選択された読出タイミング信号を該１フレーム内にお
ける最終読出タイミング信号ＲＴ２として出力するもの
である。

【００２９】８はレジスタ制御手段であり、直並列変換
手段１から出力されるパラレルデータを、複数の奇数レ
ジスタ２〜４及び複数の偶数レジスタ５〜７の何れ側に
書き込むのかを決定する奇数選択信号ＷＯ及び偶数選択
信号ＷＥを、最終書込タイミング信号ＷＴによって出力
すると共に、最終書込タイミング信号ＷＴ、先頭読出タ
イミング信号ＲＴ１及び最終読出タイミング信号ＲＴ２
に応じて、第１選択手段１５に供給される選択信号ＲＥ
を出力するものである。

【００３０】５０はレジスタ制御手段８に設けられたエ
ラー検出手段であり、選択信号ＲＥのレベルと、選択信
号ＲＥの期待レベルを設定したレジスタの出力レベルと
の双方のレベル値を比較することにより、出力データＤ
ｏｕｔの位相ずれを検出してエラー信号ＥＲＲを出力す
るものである。

【００３１】図２に図１に示すクロック乗換回路のレジ
スタ制御手段８の原理図を示す。

【００３２】図中、３０はＪＫフリップフロップによる
第１フリップフロップ回路である。この第１フリップフ
ロップ回路３０はＪＫ入力端に最終書込タイミング信号
ＷＴが供給され、クロック端にライトクロックＷＣＫが
供給されるようになっており、最終書込タイミング信号
ＷＴの「Ｈ」レベルが供給され、ライトクロックＷＣＫ
が供給されると、回路３０の出力端から出力される偶数
選択信号ＷＥのレベルと、反転出力端から出力される奇
数選択信号ＷＯのレベルが反転するようになっている。

【００３３】３９は第２フリップフロップ回路であり、
３入力アンドゲート３５の出力レベルがＪ入力端に供給
され、一端が反転入力端となった３入力アンドゲート３
６の出力レベルがＫ入力端に供給されるようになってい
る。アンドゲート３５，３６の一入力端には、第３フリ
ップフロップ回路４２の反転出力端の出力レベルが供給
されるようになっており、初期状態にあっては「Ｈ」が
供給されている。

【００３４】また、アンドゲート３５の他端及びアンド
ゲート３６の反転入力端には、奇数選択信号ＷＯが供給
され、ゲート３５，３６のその他の入力端には、先頭読
出タイミング信号ＲＴ１が供給されるようになっている
。

【００３５】つまり、先頭読出タイミング信号ＲＴ１が
アンドゲート３５，３６に供給されると、奇数選択信号
ＷＯ又は、偶数選択信号ＷＥ（奇数選択信号ＷＯの反転
レベルと考える）がアンドゲート３５，３６の出力レベ
ルとして出力され、第２フリップフロップ回路３９のＪ
Ｋ入力端に供給されることになる。この供給時にリード
クロックＲＣＫが回路３９のクロック端に供給されると
、奇数選択信号ＷＯ又は偶数選択信号ＷＥのレベルが回
路３９に保持される。

【００３６】第３フリップフロップ回路４２は、そのＪ
入力端に、アンドゲート４３の一入力端に「Ｈ」が供給
されている場合に、他入力端に供給される最終読出タイ
ミング信号ＲＴ２が供給されることになり、この時、回
路４２のクロック端にリードクロックＲＣＫが供給され
ると、最終読出タイミング信号ＲＴ２を保持する。

【００３７】４５は第４フリップフロップ回路であり、
遅れモードか進みモードかを保持する。

【００３８】これは３入力アンドゲート４６の出力レベ
ルを、リードクロックＲＣＫによって取り込んで保持す
ることによる。アンドゲート４６の一入力端に、第３フ
リップフロップ回路４２の反転出力端の「Ｈ」が供給さ
れている場合に、他入力端に、イクスクルーシブノア３
７による奇数選択信号ＷＯのレベルと第２フリップフロ
ップ回路３９の出力レベルとの排他的論理和結果の反転
データが供給され、且つアンドゲート４６のその他の入
力端に、最終読出タイミング信号ＲＴ２が供給されるこ
とによって、アンドゲート４６の出力レベルが遅れモー
ド又は進みモードに応じたレベルとなる。

【００３９】４７はイネーブル端ＥＮを有するデータフ
リップフロップによる第５フリップフロップ回路である
。この第５フリップフロップ回路４７は、イクスクルー
シブオア３８による第４フリップフロップ回路４５の保
持レベルと奇数選択信号ＷＯのレベルとの排他的論理和
結果が、そのデータ入力端Ｄに供給されている場合に、
イネーブル端ＥＮに最終読出タイミング信号ＲＴ２が供
給され、クロック端にリードクロックＲＣＫが供給され
ることによって、排他的論理和結果を保持し、この保持
されたレベルの選択信号ＲＥを出力するようになってい
る。

【００４０】

【作用】上述した本発明において、入力データＤｉｎが
、例えば８ビットのシリアルデータによるものであり、
１フレームが第１〜第３チャネルデータ（３つのシリア
ルデータ）の順に配列されているものであるとした場合
に、この第１〜第３チャネルデータが、まず、直並列変
換手段１によって、順次、８ビットのパラレルデータに
変換されて出力される。

【００４１】変換されたパラレルデータは、書込タイミ
ング信号ＷＣＨ１〜ＷＣＨ３によって、順次、奇数レジ
スタ２〜４又は偶数レジスタ５〜７に書き込まれる。

【００４２】これは、例えば奇数選択信号ＷＯが「Ｈ」
の場合に、奇数レジスタ２〜４に順次書き込まれ、偶数
選択信号ＷＥが「Ｈ」の場合に、偶数レジスタ５〜７に
順次書き込まれることになる。

【００４３】この時まだクロック乗換回路が電源立ち上
げ後の直後であった場合に、例えば偶数レジスタ５〜７
にパラレルデータが書き込まれている最中（偶数選択信
号ＷＥが「Ｈ」の時）であって、選択信号ＲＥが「Ｌ」
の場合に、読出タイミング信号ＲＣＨ１〜ＲＣＨ３が順
次供給されると、奇数レジスタ２〜４に書き込まれたパ
ラレルデータが、第１セレクタ１５及び第２セレクタ１
６を介して並直列変換手段１７から出力データＤｏｕｔ
として出力される。しかし、これは、まだモードが定ま
っていないために無効として扱われる。

【００４４】但し、第１レジスタ１５に供給される選択
信号ＲＥが「Ｌ」の場合に、奇数レジスタ２〜４に書き
込まれたパラレルデータが選択され、「Ｈ」の場合に偶
数レジスタ５〜７のパラレルデータが選択するものとす
る。

【００４５】また、第３読出タイミング信号ＲＣＨ３は
、最終読出タイミング信号ＲＴ２として、最終読出タイ
ミング選択手段２１からレジスタ制御回路８に供給され
るので、この供給によって、レジスタ制御回路８の第４
フリップフロップ回路４５が遅れモードを検出して保持
し、その出力レベルが「Ｈ」となる。

【００４６】第４フリップフロップ回路４５が遅れモー
ドを検出した場合に、出力レベルが「Ｈ」となり、進み
モードを検出した場合に、出力レベルが「Ｌ」となるも
のとする。

【００４７】この時、奇数選択信号ＷＯのレベルは「Ｌ
」なので、第５フリップフロップ回路の出力レベルが「
Ｈ」となる。つまり、選択信号ＲＥが偶数レジスタ５〜
７のパラレルデータを選択するための「Ｈ」となる。

【００４８】この選択信号ＲＥが「Ｈ」となっている間
に、再び読出タイミング信号ＲＣＨ１〜ＲＣＨ３が供給
されると、先程、偶数レジスタ５〜７に書き込まれたパ
ラレルデータが選択されて読み出され、シリアルな出力
データＤｏｕｔとして出力される。

【００４９】以降、次に奇数レジスタ２〜４に書き込ま
れたパラレルデータが読み出されて出力データＤｏｕｔ
として出力され、次に偶数レジスタ５〜７のパラレルデ
ータが出力されると言った動作が繰り返される。

【００５０】このような動作の場合、入力データＤｉｎ
である１フレームの第１〜第３チャネルデータに対応す
るデータが、そのままの配列順で出力されることになる
。

【００５１】一方、電源立ち上げ後の直後、例えば奇数
選択信号ＷＯが「Ｈ」の時に、読出タイミング信号ＲＣ
Ｈ１（先頭読出タイミング信号ＲＴ１）が、レジスタ制
御回路８に供給され、これによって第２フリップフロッ
プ回路３９の出力レベルが「Ｈ」となり、その後、読出
タイミング信号ＲＣＨ２が供給された後に、奇数選択信
号ＷＯが「Ｌ」、偶数選択信号ＷＥが「Ｈ」となったと
する。

【００５２】この時、第４フリップフロップ回路４５は
、進みモードを検出するが、出力レベルは「Ｌ」のまま
となる。

【００５３】そして、読出タイミング信号ＲＣＨ３（最
終読出タイミング信号ＲＴ２）が供給され、これによっ
て、奇数レジスタ２〜４に書き込まれたパラレルデータ
が、出力データＤｏｕｔとして読み出されたことになる
。しかし、読出タイミング信号ＲＣＨ２の供給後に、パ
ラレルデータ書込み選択信号である奇数選択信号ＷＯの
レベルが「Ｈ」から「Ｌ」に切り替わり、その後最終読
出タイミング信号ＲＴ２となる読出タイミング信号ＲＣ
Ｈ３が供給されたために、途中モードの定まっていない
データも入っているので、この際の出力データＤｏｕｔ
は無効とされる。

【００５４】しかし、この時、選択信号ＲＥはまだ「Ｌ
」のままで奇数レジスタ２〜４のパラレルデータを選択
する信号となっているので、次の読出タイミング信号Ｒ
ＣＨ１〜ＲＣＨ３が供給されると、先に書き込まれた（
１動作前に書き込まれた）奇数レジスタ２〜４のパラレ
ルデータが読み出され、出力データＤｏｕｔとして出力
される。

【００５５】この際に、読出タイミング信号ＲＣＨ３（
最終読出タイミング信号ＲＴ２）によって、選択信号Ｒ
Ｅが「Ｈ」となるので、その次の読出タイミング信号Ｒ
ＣＨ１〜ＲＣＨ３によって、１動作前に偶数レジスタ２
〜４に書き込まれたパラレルデータが読み出されて出力
データＤｏｕｔとして出力される。以降同様な動作が繰
り返される。

【００５６】従って、この場合においても、入力データ
Ｄｉｎである１フレームの第１〜第３チャネルデータに
対応するデータを、そのままの配列順で出力することが
できる。

【００５７】ところで、上述した回路動作は、入力デー
タＤｉｎである１フレーム内のデータが第１〜第３チャ
ネルデータの順で配列されている場合であったが、例え
ば１フレーム内のデータが第１−第３−第２チャネルの
順に配列されている場合であっても、フレーム単位で見
た最終書込みデータを最終読出タイミング信号ＷＴで捕
らえて書込み、また、フレーム単位で見た先頭読み出し
データを先頭読出タイミング信号ＲＴ１で捕らえ、最終
読み出しデータを最終読出タイミング信号ＲＴ２で捕ら
えて読み出すようにしてあるので、その配列順を変える
ことなく読み出して出力することができる。

【００５８】以上説明したように、本発明のクロック乗
換回路によれば、入力データＤｉｎの１フレームが複数
チャネルデータ（複数シリアルデータ）で構成されてい
ても、そのチャネルデータの配列を変えることなく、ラ
イトクロックＷＣＫと周波数の異なるリードクロックＲ
ＣＫに乗せ換えて出力することができる。

【００５９】また、レジスタ制御回路８に設けられた１
つのエラー検出手段５０で、複数チャネルデータのエラ
ーを検出することができるので、従来、１チャネルデー
タに対して１つのエラー検出手段が必要であったことに
鑑みれば、その分、クロック乗換回路全体を小型化する
ことができる。

【００６０】

【実施例】以下、図面を参照して本発明の一実施例につ
いて説明する。図３は本発明の一実施例によるクロック
乗換回路の構成を示す図である。

【００６１】この図において、１はシリアル／パラレル
変換器である。このシリアル／パラレル変換器１は、シ
リアルに送られてくる入力データＤｉｎをライトクロッ
クＷＣＫによって取り込み、８ビットのパラレルデータ
に変換して出力するものである。

【００６２】入力データＤｉｎは、各々８ビットの第１
〜第３チャネルデータが１フレーム化されたものであり
、フレーム内における配列順は第１−第２−第３チャネ
ルの順となっているものとする。つまり、このデータＤ
ｉｎがシリアル／パラレル変換器１によってパラレル化
される場合、最初に８ビットのシリアルの第１チャネル
データが８ビットのパラレルデータに変換され、次に、
第２チャネルデータが８ビットのパラレルデータに、次
いで、第３チャネルデータが８ビットのパラレルデータ
に変換される。

【００６３】２，３，４は第１〜第３奇数レジスタ、５
，６，７は第１〜第３偶数レジスタであり、これらレジ
スタ２〜７には、シリアル／パラレル変換器１から出力
されるパラレルデータが書き込まれる。

【００６４】この書込みは、第１〜第３書込タイミング
信号ＷＣＨ１，ＷＣＨ２，ＷＣＨ３と、レジスタ制御回
路８の出力端ＷＥＴ，ＷＯＴから出力される偶数選択信
号ＷＥ及び奇数選択信号ＷＯとの論理積が各アンドゲー
ト９〜１４によって取られ、その論理積結果の「Ｈ」レ
ベルが各レジスタ２〜７のイネーブル端ＥＮに供給され
、かつ各レジスタ２〜７のクロック端にライトクロック
ＷＣＫが供給されることによって行われる。

【００６５】即ち、奇数選択信号ＷＯが「Ｈ」の場合に
、第１書込タイミング信号ＷＣＨ１の「Ｈ」がアンドゲ
ート９の入力端に供給されると、その論理積結果の「Ｈ
」がアンドゲート９から出力されて第１奇数レジスタ２
のイネーブル端ＥＮに供給され、この時クロック端にラ
イトクロックＷＣＫが供給されることによって、８ビッ
トのパラレルデータが第１奇数レジスタ２に書き込まれ
る。

【００６６】同様に、第２書込タイミング信号ＷＣＨ２
がアンドゲート１０に供給されることによって第２奇数
レジスタ３にパラレルデータが書き込まれ、第３書込タ
イミング信号ＷＣＨ３がアンドゲート１１に供給される
ことによって第３奇数レジスタ４にパラレルデータが書
き込まれる。

【００６７】一方、偶数選択信号ＷＥが「Ｈ」の場合に
、第１〜第３書込タイミング信号ＷＣＨ１〜ＷＣＫ３が
、各々アンドゲート１２〜１４に供給された場合に、ラ
イトクロックＷＣＫが供給されることによって、パラレ
ルデータが第１〜第３偶数レジスタ５〜７に各々書き込
まれる。

【００６８】このように各レジスタ２〜７に書き込まれ
るパラレルデータは、フレーム内のチャネルデータの配
列順が、第１−第２−第３の順なので、あるフレームの
第１チャネルデータの変換されたパラレルデータが第１
奇数レジスタ２に書き込まれ、第２チャネルデータのパ
ラレルデータが第２奇数レジスタ３に、第３チャネルデ
ータのパラレルデータが第３奇数レジスタ４に書き込ま
れることになる。

【００６９】そして、次に送られてくるフレームの第１
チャネルデータのパラレルデータが第１偶数レジスタ５
に書き込まれ、第２チャネルデータのパラレルデータが
第２偶数レジスタ６に、第３チャネルデータのパラレル
データが第３偶数レジスタ７に書き込まれるようになっ
ている。

【００７０】つまり、あるフレームのパラレル化された
データが、第１〜第３奇数レジスタ２〜４に書き込まれ
、次のフレームのパラレル化されたデータが、第１〜第
３偶数レジスタ５〜７に書き込まれると言った動作が交
互に繰り返されることになる。

【００７１】１５は第１セレクタであり、第１〜第３奇
数レジスタ２〜４から出力される各８ビットのパラレル
データと、第１〜第３偶数レジスタ５〜７から出力され
る各８ビットのパラレルデータとの何れかを選択して出
力するものである。

【００７２】この選択はレジスタ制御回路８の出力端Ｒ
ＥＴから出力される選択信号ＲＥが、第１セレクタ１５
のセレクト端Ｓに供給されることによって行われるもの
であり、選択信号ＲＥの「Ｌ」レベルがセレクト端Ｓに
供給されると、第１〜第３奇数レジスタ２〜４から入力
端１Ａ〜３Ａに供給される各パラレルデータが選択され
て出力端１Ｙ〜３Ｙから出力される。

【００７３】選択信号ＲＥの「Ｈ」レベルがセレクタ端
Ｓに供給されると、第１〜第３偶数レジスタ５〜７から
入力端１Ｂ〜３Ｂに供給される各パラレルデータが選択
されて出力端１Ｙ〜３Ｙから出力される。

【００７４】１６は第２セレクタであり、第１セレクタ
１５の出力端１Ｙ〜３Ｙから入力端Ａ〜Ｃに供給される
８ビットの各パラレルデータの内の何れかを選択して、
出力端Ｙから出力するものである。

【００７５】この選択は、第１〜第３読出タイミング信
号ＲＣＨ１〜ＲＣＨ３が、セレクト端Ｓａ〜Ｓｃに供給
されることによって行われるものであり、第１読出タイ
ミング信号ＲＣＨ１の「Ｈ」がセレクト端Ｓａに供給さ
れると、第１セレクタ１５の出力端１Ｙから入力端Ａに
供給されているパラレルデータが選択されて出力端Ｙか
ら出力され、第２読出タイミング信号ＲＣＨ２の「Ｈ」
がセレクト端Ｓｂに供給されると、第１セレクタ１５の
出力端２Ｙから入力端Ｂに供給されているパラレルデー
タが選択されて出力端Ｙから出力され、第３読出タイミ
ング信号ＲＣＨ３の「Ｈ」がセレクト端Ｓｃに供給され
ると、第１セレクタ１５の出力端３Ｙから入力端Ｃに供
給されているパラレルデータが選択されて出力端Ｙから
出力される。

【００７６】１７はパラレル／シリアル変換器であり、
第２セレクタ１６から出力される８ビットのパラレルデ
ータを、シリアルデータに変換して出力するものである
。

【００７７】これは、例えば第１読出タイミング信号Ｒ
ＣＨ１の「Ｈ」によって選択された８ビットのパラレル
データが、第２セレクタ１６からパラレル／シリアル変
換器１７に供給された際に、変換器１７のロード端ＬＤ
に、オアゲート１８を介して第１読出タイミング信号Ｒ
ＣＨ１の「Ｈ」が供給されると、８ビットのパラレルデ
ータが取り込まれ、その後、変換器１７のクロック端に
、ライトクロックＷＣＫと周波数の異なるリードクロッ
クＲＣＫが供給される毎に、取り込まれたデータが１ビ
ットずつ読み出されて、シリアルに出力される。

【００７８】第２及び第３読出タイミング信号ＲＣＨ２
，ＲＣＨ３によって選択されたパラレルデータにおいて
も同様にリードクロックＲＣＫによってシリアルに出力
される。

【００７９】つまり、リードクロックＲＣＫの速度で出
力データＤｏｕｔが出力されることになる。

【００８０】次に、図４を参照してレジスタ制御回路８
について説明する。但し、図４に示す各入力端ＷＴＴ，
ＷＣＫＴ，ＲＴ１Ｔ，ＲＴ２Ｔ，ＲＣＫＴ及び、各出力
端ＷＥＴ，ＷＯＴ，ＲＥＴ，ＥＲＲＴと、図３に示すレ
ジスタ制御回路８の各入力端ＷＴＴ，ＷＣＫＴ，ＲＴ１
Ｔ，ＲＴ２Ｔ，ＲＣＫＴ及び、各出力端ＷＥＴ，ＷＯＴ
，ＲＥＴ，ＥＲＲＴとは対応している。

【００８１】レジスタ制御回路８の入力端ＷＣＫＴには
前記したライトクロックＷＣＫが供給され、入力端ＲＣ
ＫＴには前記リードクロックＲＣＫが供給される。また
、入力端ＷＴＴには、図３に示す最終書込タイミングセ
レクタ１９から出力される最終書込タイミング信号ＷＴ
が供給され、入力端ＲＴ１Ｔには、先頭読出タイミング
セレクタ２０から出力される先頭読出タイミング信号Ｒ
Ｔ１が供給され、入力端ＲＴ２Ｔには、最終読出タイミ
ングセレクタ２１から出力される最終読出タイミング信
号ＲＴ２Ｔが供給される。

【００８２】ここで、各セレクタ１９，２０，２１につ
いて説明しておく。セレクタ１９はモード信号ＭＤに応
じて、第１〜第３書込タイミング信号ＷＣＨ１〜ＷＣＨ
３を選択し、この選択された書込タイミング信号を、最
終書込タイミング信号ＷＴとして出力する。

【００８３】セレクタ２０はモード信号ＭＤに応じて、
第１〜第３読出タイミング信号ＲＣＨ１〜ＲＣＨ３を選
択し、この選択された読出タイミング信号を、先頭読出
タイミング信号ＲＴ１として出力する。

【００８４】セレクタ２１はモード信号ＭＤに応じて、
第１〜第３読出タイミング信号ＲＣＨ１〜ＲＣＨ３を選
択し、この選択された読出タイミング信号を、最終読出
タイミング信号ＲＴ２として出力する。

【００８５】この例では、モード信号ＭＤが「Ｌ」レベ
ルの場合に、セレクタ１９によって第３書込タイミング
信号ＷＣＨ３が選択され、最終書込タイミング信号ＷＴ
として出力され、セレクタ２０によって、第１読出タイ
ミング信号ＲＣＨ１が選択され、先頭読出タイミング信
号ＲＴ１として出力され、セレクタ２１によって、第３
読出タイミング信号ＲＣＨ３が選択され、最終読出タイ
ミング信号ＲＴ２として出力されるものとする。

【００８６】図４において、３０は書込レジスタ選択用
のＪＫフリップフロップ（ＦＦ）であり、前述した偶数
選択信号ＷＥ及び奇数選択信号ＷＯを出力するものであ
る。セレクタ１９（図３参照）から出力された最終書込
タイミング信号ＷＴ（第３書込タイミング信号ＷＣＨ３
）の「Ｈ」が、ＦＦ３０のＪＫ端に供給された時に、ラ
イトクロックＷＣＫが供給されると、ＦＦ３０から出力
される偶数選択信号ＷＥのレベルが「Ｈ」から「Ｌ」、
又は、「Ｌ」から「Ｈ」に反転するようになっている。 奇数選択信号ＷＯは、偶数選択信号ＷＥが反転した状態
となる。

【００８７】図４に示す符号３１は、ライトクロックＷ
ＣＫ検出用のカウンタである。このカウンタ３１は、電
源投入後の初期状態において、そのキャリーアウト端Ｃ
Ｏの出力レベルが「Ｌ」となっており、この「Ｌ」が２
入力アンドゲート３２の一端に供給されることによって
、アンドゲート３２の他端に供給される先頭読出タイミ
ング信号ＲＴ１をマスクしている。

【００８８】カウンタ３１のクロック端にライトクロッ
クＷＣＫが供給されると、キャリーアウト端ＣＯの出力
レベルが「Ｈ」となって、この「Ｈ」がアンドゲート３
２の一端に供給されるので、他端に供給される先頭読出
タイミング信号ＲＴ１がアンドゲート３２から出力され
るようになる。

【００８９】また、カウンタ３１のキャリーアウト端Ｃ
Ｏの出力レベルが「Ｈ」となると、この「Ｈ」がインバ
ータ３３によって反転されてイネーブル端ＥＮに供給さ
れるので、キャリーアウト端ＣＯの出力レベルは「Ｈ」
に固定される。

【００９０】３４はディレー用のＦＦである。このＦＦ
３４は、ＦＦ３０の反転出力端から出力される奇数選択
信号ＷＯをリードクロックＲＣＫによって取り込んで所
望時間遅延させ、この遅延させた奇数選択信号ＷＯを、
３入力アンドゲート３５の一端と、一端が反転入力端の
３入力アンドゲート３６の反転入力端と、イクスクルー
シブノア３７の一端と、イクスクルーシブオア３８の一
端とへ供給する。

【００９１】３９は先頭読出タイミング信号ＲＴ１極性
保持用のＦＦである。この極性保持とは、第１〜第３奇
数レジスタ２〜４又は、第１〜第３偶数レジスタ５〜７
からパラレルデータを読み出す際に、奇数か偶数かの極
性を保持すると言ったものである。

【００９２】ここでは、遅れモード又は進みモード（説
明は後述する。）に応じて、ＦＦ３０の反転出力端のレ
ベル（奇数選択信号ＷＯ）を、先頭読出タイミング信号
ＲＴ１によってＦＦ３９のＪＫ端に供給し、リードクロ
ックＲＣＫによってＦＦ３９に保持する。これによって
、奇数か偶数かの極性が保持されることになる。極性が
偶数の場合には、ＦＦ３０の反転出力端の出力レベルが
「Ｌ」となるので、ＦＦ３９の出力が「Ｌ」となり、奇
数の場合には、ＦＦ３０の反転出力端の出力レベルが「
Ｈ」となるので、ＦＦ３９の出力が「Ｈ」となる。

【００９３】４０は先頭読出タイミング信号ＲＴ１検出
用のＦＦであり、このＦＦ４０のＫ入力端にリセットパ
ルスＲＰの供給が行われていない条件（「Ｌ」レベルが
供給されている条件）の下に、ＦＦ４０のＪ入力端に、
先頭読出タイミング信号ＲＴ１の「Ｈ」がアンドゲート
３２，４１を介して供給されると、それを保持する。

【００９４】４２は最終読出タイミング信号ＲＴ２検出
用のＦＦであり、最終読出タイミング信号ＲＴ２の「Ｈ
」を検出すると、その「Ｈ」を保持するものである。

【００９５】このＦＦ４２は、初期状態でＫ入力端にリ
セットパルスＲＰが供給された後は、Ｋ入力端に「Ｌ」
が供給され、Ｊ入力端にも「Ｌ」が供給されているので
、出力端が「Ｌ」、反転出力端が「Ｈ」となっている。

【００９６】この時、ＦＦ４２のＪ入力端に信号を供給
するアンドゲート４３の一端には、ＦＦ４２の反転出力
端の「Ｈ」が供給されている。ＦＦ４０で先頭読出タイ
ミング信号ＲＴ１の「Ｈ」が検出され、ＦＦ４０の出力
端からアンドゲート４４の一端にその「Ｈ」が供給され
ている際に、最終読出タイミング信号ＲＴ２の「Ｈ」が
アンドゲート４４の他端に供給されると、アンドゲート
４４の出力が「Ｈ」となり、この「Ｈ」がアンドゲート
４３の他端に供給される。

【００９７】これによって、アンドゲート４３の出力レ
ベルが「Ｈ」となり、この「Ｈ」がＦＦ４２のＪ入力端
に供給される。そして、ＦＦ４２にリードクロックＲＣ
Ｋが供給されると、Ｊ入力端に供給されている「Ｈ」が
保持される。即ち、最終読出タイミング信号ＲＴ２の「
Ｈ」が保持されることになる。

【００９８】４５は遅れ／進みモード検出用のＦＦであ
る。このＦＦ４５は、クロック乗換回路が、遅れモード
で作動しているか、進みモードで作動しているかの状態
を検出する。

【００９９】遅れモードとは、クロック乗換回路におい
て、一方のレジスタ群にパラレルデータを書き込んで、
これを読み出し、次に、他方のレジスタ群にパラレルデ
ータを書き込んでは読み出すと言った動作を繰り返すモ
ードである。

【０１００】例えば第１〜第３奇数レジスタ２〜４にパ
ラレルデータが書き込まれた後に、そのパラレルデータ
が読み出され、次に、第１〜第３偶数レジスタ５〜７に
パラレルデータが書き込まれた後に、そのパラレルデー
タが読み出される動作を繰り返すことを示すモードであ
る。

【０１０１】ＦＦ４５が遅れモードを検出すると、ＦＦ
４５の出力レベルが「Ｈ」となる。この「Ｈ」となるパ
ターンとしては、例えばＦＦ３９によって検出される極
性が偶数の場合、即ちＦＦ３９の出力が「Ｌ」の場合に
、最終読出タイミング信号ＲＴ２の「Ｈ」が、アンドゲ
ート４４を介して３入力アンドゲート４６の一端に供給
された時である。

【０１０２】この場合、アンドゲート４６の出力レベル
が「Ｈ」となって、ＦＦ４５のＪ入力端に供給されるの
で、この時、リードクロックＲＣＫがＦＦ４５に供給さ
れると、ＦＦ４５の出力レベルが「Ｈ」となる。

【０１０３】一方、進みモードとは、クロック乗換回路
において、１つ前に書き込まれたレジスタ群のパラレル
データを読み出すモードである。

【０１０４】例えば第１〜第３奇数レジスタ２〜４にパ
ラレルデータが書き込まれ、この書き込まれたパラレル
データが読み出されている最中に、第１〜第３偶数レジ
スタ５〜７へのパラレルデータの書き込みが開始された
場合に、現在読み出しているパラレルデータを無効とし
、次の読み出しタイミングで、先程読み出しにかかって
いた第１〜第３奇数レジスタ２〜４のパラレルデータを
読み出すと言ったモードである。

【０１０５】ＦＦ４５が進みモードを検出すると、ＦＦ
４５の出力レベルが「Ｌ」となる。この「Ｌ」となるパ
ターンとしては、例えばＦＦ３９によって検出される極
性が奇数の場合、即ちＦＦ３９の出力が「Ｈ」の場合に
、パラレルデータの書き込みが偶数側のレジスタ５〜７
へ切り替わったとすると、ＦＦ３０の反転出力端の出力
レベルが「Ｌ」となり、ＦＦ３４の出力レベルも「Ｌ」
となる。

【０１０６】この時、先頭読出タイミング信号ＲＴ１は
「Ｌ」となっているので、ＦＦ３９のＪＫ入力端にはそ
れぞれ「Ｌ」が供給され、ＦＦ３９は保持状態となり、
この結果、ＦＦ３９の出力レベルは「Ｈ」を保持するこ
とになる。

【０１０７】また、ＦＦ３４の出力レベルが「Ｌ」とな
った事で、イクスクルーシブノア３７の出力レベルが「
Ｌ」となり、この「Ｌ」がアンドゲート４６の一端に供
給されることになるので、ＦＦ４５のＪ入力端には「Ｌ
」が供給され、この時、リードクロックＲＣＫがＦＦ４
５に供給されると、ＦＦ４５の出力レベルが「Ｌ」とな
る。

【０１０８】４７は奇数／偶数レジスタの選択信号ＲＥ
を出力するＦＦである。このＦＦ４７は最終読出タイミ
ング信号ＲＴ２の「Ｈ」が、アンドゲート４４を介して
イネーブル端ＥＮに供給されてた際に、リードクロック
ＲＣＫが供給されると、イクスクルーシブオア３８の出
力レベルを取り込んで、この取り込んだレベルを選択信
号ＲＥとして出力する。

【０１０９】例えば、ＦＦ３９が偶数極性検出時でその
出力が「Ｌ」であり、かつ、ＦＦ４５が遅れモード検出
時でその出力レベルが「Ｈ」となっている場合は、２入
力オアゲート４８の双方の入力端には「Ｈ」が供給され
ているので、イクスクルーシブオア３８の一端にはその
「Ｈ」が供給されており、他端には、ＦＦ３０の反転出
力端の出力レベルの「Ｌ」がＦＦ３４を介して供給され
ている。

【０１１０】従って、イクスクルーシブオア３８の出力
レベルが「Ｈ」となり、この「Ｈ」がＦＦ４７に取り込
まれることになるので、ＦＦ４７から出力される選択信
号ＲＥが「Ｈ」レベルとなって出力される。

【０１１１】選択信号ＲＥの「Ｈ」が図３に示す第１セ
レクタに供給されると、第１〜第３偶数レジスタ５〜７
のパラレルデータが選択されて出力されることになる。

【０１１２】一方、ＦＦ３９が奇数極性を検出した場合
は、イクスクルーシブオア３８の他端に、ＦＦ３０の反
転出力端の出力レベルの「Ｈ」がＦＦ３４を介して供給
されることになる。従って、イクスクルーシブオア３８
の出力レベルが「Ｌ」となり、この「Ｌ」がＦＦ４７に
取り込まれることになるので、ＦＦ４７から出力される
選択信号ＲＥが「Ｌ」レベルとなって出力される。

【０１１３】選択信号ＲＥの「Ｌ」が第１セレクタに供
給されると、第１〜第３奇数レジスタ２〜４のパラレル
データが選択されて出力されることになる。

【０１１４】５０はエラー検出部であり、最終読出タイ
ミング信号ＲＴ２の「Ｈ」が受信タイミングにより欠落
し、ＦＦ４７から適正な選択信号ＲＥが出力されなかっ
た場合に、それを検出してエラー検出信号ＥＲＲを出力
するものである。

【０１１５】図７のタイミングチャートにエラー検出部
５０の動作を示す。エラー検出部５０のＦＦ５１は、選
択信号ＲＥに応じた奇数又は偶数レジスタ２〜４，５〜
７からのパラレルデータの読み出しが行われる度に、Ｆ
Ｆ４７の反転出力端のレベルをセレクタ５２を介して取
り込んで書込み、ＦＦ４７から出力される選択信号ＲＥ
の期待値としている。

【０１１６】一方、ＦＦ４７には、遅れモードか進みモ
ードかに応じて、ＦＦ３０の反転出力端のレベルがその
まま、又は反転されて設定されるので、図７に示すよう
に、最終読出タイミング信号ＲＴ２の「Ｈ」が受信タイ
ミング等により欠落し、ＦＦ４７から出力される選択信
号ＲＥが所望のレベルにならず、選択信号ＲＥの期待値
であるＦＦ５１の出力レベルとに不一致（双方のレベル
がイクスクルーシブオア５３で比較されることによる。 ）が生じた場合に、エラー検出部５０のアンドゲート５
４からエラー検出信号ＥＲＲの「Ｈ」が出力される。

【０１１７】次に、図５に示すタイミングチャートを参
照して、遅れモード時のクロック乗換回路の動作を説明
する。

【０１１８】図５に示すように、入力データＤｉｎであ
る各々８ビットａ１〜ａ８　，ｂ１　〜ｂ８　，ｃ１　
〜ｃ８　，…から成るシリアルデータＳＤａ，ＳＤｂ，
ＳＤｃ，…が、順次シリアル／パラレル変換器１に入力
され、８ビットのパラレルデータＰＤａ，ＰＤｂ，ＰＤ
ｃ，…に変換されるものとする。

【０１１９】但し、シリアルデータＳＤａ，ＳＤｂ，Ｓ
Ｄｃは、上述した１フレームを構成する第１〜第３チャ
ネルデータに対応し、図示せぬシリアルデータＳＤｄ，
ＳＤｅ，ＳＤｆは次のフレームの第１〜第３チャネルデ
ータに対応し、シリアルデータＳＤｇ，ＳＤｈ，ＳＤｉ
は、その次のフレーム第１〜第３チャネルデータ、……
に対応するものである。

【０１２０】変換されたパラレルデータＰＤａ，ＰＤｂ
，ＰＤｃ，…は、第１〜第３書込タイミング信号ＷＣＨ
１〜ＷＣＨ３によって、順次、第１〜第３奇数レジスタ
２〜４又は第１〜第３偶数レジスタ５〜７に書き込まれ
る。

【０１２１】これは、例えば図５に示すように、偶数選
択信号ＷＥが「Ｌ」（図５に示していない奇数選択信号
ＷＯが「Ｈ」）の場合に、第１〜第３奇数レジスタ２〜
４に、パラレルデータＰＤａ，ＰＤｂ，ＰＤｃが書き込
まれ、偶数選択信号ＷＥが「Ｈ」の場合に、第１〜第３
偶数レジスタ５〜７に、パラレルデータＰＤｄ，ＰＤｅ
，ＰＤｆが順次書き込まれると言った動作である。

【０１２２】そして、電源立ち上げ後、例えば第１〜第
３偶数レジスタ５〜７にパラレルデータＰＤｄ，ＰＤｅ
，ＰＤｆが書き込まれている最中（偶数選択信号ＷＥが
「Ｈ」の時）であって、選択信号ＲＥが「Ｌ」の場合に
、第１〜第３読出タイミング信号ＲＣＨ１〜ＲＣＨ３が
、図５に示すように、順次供給されると、第１〜第３奇
数レジスタ２〜４に書き込まれたパラレルデータＰＤａ
，ＰＤｂ，ＰＤｃが、第１セレクタ１５及び第２セレク
タ１６を介してパラレル／シリアル変換器１７から出力
データＤｏｕｔとして出力されるが、これは、まだモー
ドが定まっていないために無効として扱われる。

【０１２３】しかし、前記第３読出タイミング信号ＲＣ
Ｈ３は、最終読出タイミング信号ＲＴ２として、セレク
タ２１からレジスタ制御回路８に供給されるので、この
供給によって、レジスタ制御回路８の遅れ／進みモード
検出用のＦＦ４５が遅れモードを検出して、ＦＦ４５の
出力レベルが「Ｌ」から「Ｈ」となる。

【０１２４】ＦＦ４５の出力レベルが「Ｈ」になると、
この時、偶数選択信号ＷＥが「Ｈ」でＦＦ３０の反転出
力端のレベルが「Ｌ」なので、ＦＦ４７の出力レベルが
「Ｈ」となる。つまり、選択信号ＲＥが偶数レジスタ５
〜７のパラレルデータを選択するための「Ｈ」となる。

【０１２５】この選択信号ＲＥが「Ｈ」となっている間
に、再び第１〜第３読出タイミング信号ＲＣＨ１〜ＲＣ
Ｈ３が供給されると、先程、偶数レジスタ５〜７に書き
込まれたパラレルデータＰＤｄ，ＰＤｅ，ＰＤｆが選択
されて読み出され、シリアルな出力データＤｏｕｔとし
て出力される。

【０１２６】以降、次に第１〜第３奇数レジスタ２〜４
に書き込まれたパラレルデータＰＤｇ，ＰＤｈ，ＰＤｉ
（図５にはＰＤｇのみ示した）が読み出されて出力デー
タＤｏｕｔとして出力され、次に偶数レジスタ５〜７の
パラレルデータＰＤｊ，ＰＤｋ，ＰＤｌ（図示せず）が
出力されると言った動作が繰り返される。

【０１２７】従って、この場合、入力データＤｉｎであ
る１フレームの第１〜第３チャネルデータに対応するデ
ータを、そのままの配列順で出力することができる。

【０１２８】次に、図６に示すタイミングチャートを参
照して、進みモード時のクロック乗換回路の動作を説明
する。

【０１２９】電源立ち上げ後、例えば偶数選択信号ＷＥ
が「Ｌ」（即ち奇数選択信号ＷＯが「Ｈ」）の時に、第
１読出タイミング信号ＲＣＨ１（先頭読出タイミング信
号ＲＴ１）が、図５に示すようにレジスタ制御回路８に
供給され、これによって極性保持用のＦＦ３９が、奇数
の極性を保持し、その出力レベルが「Ｈ」となり、その
後、第２読出タイミング信号ＲＣＨ２が供給された後に
、偶数選択信号ＷＥが「Ｈ」となったとする。

【０１３０】この時、遅れ／進みモード検出用のＦＦ４
５は、上述で説明したように、進みモードを検出するの
で、その出力レベルは「Ｌ」のままとなる。

【０１３１】そして、第３読出タイミング信号ＲＣＨ３
（最終読出タイミング信号ＲＴ２）が供給され、これに
よって、第１〜第３奇数レジスタ２〜４に書き込まれた
パラレルデータＰＤａ，ＰＤｂ，ＰＤｃが、出力データ
Ｄｏｕｔとして読み出されたことになるが、途中モード
の定まっていないデータも入っているので、無効とされ
る。

【０１３２】しかし、この時、選択信号ＲＥはまだ「Ｌ
」のままで奇数レジスタ２〜４のパラレルデータを選択
する信号となっているので、次の第１〜第３読出タイミ
ング信号ＲＣＨ１〜ＲＣＨ３が供給されると、先に書き
込まれた第１〜第３奇数レジスタ２〜４のパラレルデー
タＰＤａ，ＰＤｂ，ＰＤｃが読み出され、出力データＤ
ｏｕｔとして出力される。

【０１３３】この際に、第３読出タイミング信号ＲＣＨ
３（最終読出タイミング信号ＲＴ２）によって、選択信
号ＲＥが「Ｈ」となるので、その次の第１〜第３読出タ
イミング信号ＲＣＨ１〜ＲＣＨ３によって、第１〜第３
偶数レジスタ２〜４に書き込まれたパラレルデータＰＤ
ｄ，ＰＤｅ，ＰＤｆ（図５にはＰＤｇのみ示した）が読
み出されて出力データＤｏｕｔとして出力される。以降
同様な動作が繰り返される。

【０１３４】従って、この場合においても、入力データ
Ｄｉｎである１フレームの第１〜第３チャネルデータに
対応するデータを、そのままの配列順で出力することが
できる。

【０１３５】ところで、上述した回路動作は、入力デー
タＤｉｎである１フレーム内のデータが第１〜第３チャ
ネルデータの順で配列されている場合であったが、例え
ば１フレーム内のデータが第１−第３−第２チャネルの
順に配列されている場合であっても、フレーム単位で見
た最終書込みデータを最終読出タイミング信号ＷＴで捕
らえて書込み、また、フレーム単位で見た先頭読み出し
データを先頭読出タイミング信号ＲＴ１で捕らえ、最終
読み出しデータを最終読出タイミング信号ＲＴ２で捕ら
えて読み出すようにしてあるので、その配列順を変える
ことなく読み出して出力することができる。

【０１３６】以上説明したように、本発明のクロック乗
換回路によれば、入力データＤｉｎの１フレームが複数
チャネルデータで構成されていても、そのチャネルデー
タの配列を変えることなく、ライトクロックＷＣＫと周
波数の異なるリードクロックＲＣＫに乗せ換えて出力す
ることができる。

【０１３７】また、レジスタ制御回路８に設けられた１
つのエラー検出部５０で、複数チャネルデータのエラー
を検出することができるので、従来、１チャネルデータ
に対して１つの位相ずれ検出手段（エラー検出部）が必
要であったことに鑑みれば、その分、クロック乗換回路
全体を小型化することができる。

【０１３８】

【発明の効果】以上説明したように、本発明によれば、
入力データの１フレームが複数チャネルデータで構成さ
れる場合に、そのチャネルデータの配列を替えることな
くクロック乗せ換えを行うことができる効果がある。

【０１３９】また、１つのエラー検出手段で各チャネル
データの位相ずれ等のエラーを検出できるようにしたの
で、その分、全体規模を小さくすることができる効果が
ある。

【図面の簡単な説明】

【図１】本発明のクロック乗換回路の原理図である。

【図２】本発明の図１に示すクロック乗換回路のレジス
タ制御手段の原理図である。

【図３】本発明の一実施例によるクロック乗換回路の構
成を示す図である。

【図４】図３に示すクロック乗換回路のレジスタ制御回
路の構成を示す図である。

【図５】図３に示すクロック乗換回路の遅れモード時の
動作タイミングチャートである。

【図６】図３に示すクロック乗換回路の進みモード時の
動作タイミングチャートである。

【図７】図３に示すクロック乗換回路のエラー検出時の
動作タイミングチャートである。

【符号の説明】

１　　直並列変換手段 ２〜４　　奇数レジスタ ５〜７　　偶数レジスタ ８　　レジスタ制御手段 １５　　第１選択手段 １６　　第２選択手段 １７　　並直列変換手段 １９　　最終書込タイミング選択手段 ２０　　先頭読出タイミング選択手段 ２１　　最終書込タイミング選択手段 ５０　　エラー検出手段 ＷＣＫ　　ライトクロック ＲＣＫ　　リードクロック ＷＣＨ１〜ＷＣＨ３　　書込タイミング信号ＲＣＨ１〜
ＲＣＨ３　　読出タイミング信号ＷＴ　　最終書込タイ
ミング信号 ＲＴ１　　先頭読出タイミング信号 ＲＴ２　　最終読出タイミング信号 ＷＯ　　奇数選択信号 ＷＥ　　偶数選択信号 ＭＤ　　モード信号 Ｄｉｎ　　入力データ Ｄｏｕｔ　　出力データ ＥＲＲ　　エラー信号 ３０　　第１フリップフロップ回路 ３９　　第２フリップフロップ回路 ４２　　第３フリップフロップ回路 ４５　　第４フリップフロップ回路 ４７　　第５フリップフロップ回路

Claims (4)

【特許請求の範囲】
1. 【請求項１】　　１フレームが複数のシリアルデータか
   ら成る入力データ（Ｄｉｎ）　を、ライトクロック（Ｗ
   ＣＫ）　により順次取り込みパラレルデータに変換して
   順次出力する直並列変換手段（１）　と、該直並列変換
   手段（１）　から出力されるパラレルデータを該ライト
   クロック（ＷＣＫ）　によって書き込む複数の奇数レジ
   スタ（２，３，４）　及び複数の偶数レジスタ（５，６
   ，７）　と、該複数の奇数レジスタ（２，３，４）　に
   書き込まれたパラレルデータ及び該複数の偶数レジスタ
   （５，６，７）　に書き込まれたパラレルデータの何れ
   かを選択信号（ＲＥ）に応じて選択して出力する第１選
   択手段（１５）と、該第１選択手段（１５）から出力さ
   れる複数のパラレルデータを、複数の読出タイミング信
   号（ＲＣＨ１，ＲＣＨ２，ＲＣＨ３）に応じて選択して
   出力する第２選択手段（１６）と、該第２選択手段（１
   ６）から出力されるパラレルデータを該複数の読出タイ
   ミング信号（ＲＣＨ１，ＲＣＨ２，ＲＣＨ３）の何れか
   に応じて取り込み、この取り込まれたパラレルデータを
   該ライトクロック（ＷＣＫ）　と異なる周波数のリード
   クロック（ＲＣＫ）　によってシリアルに読み出し、こ
   れを出力データ（Ｄｏｕｔ）として出力する並直列変換
   手段（１７）と、前記直並列変換手段（１）　から出力
   されるパラレルデータを前記複数の奇数レジスタ（２，
   ３，４）　及び複数の偶数レジスタ（５，６，７）　に
   書き込む際の、書込みタイミングを決定する複数の書込
   タイミング信号（ＷＣＨ１，ＷＣＨ２，ＷＣＨ３）の何
   れか１つを選択し、この選択された書込タイミング信号
   （ＷＣＨ１　又はＷＣＨ２又はＷＣＨ３）　を前記１フ
   レーム内における最終書込タイミング信号（ＷＴ）とし
   て出力する最終書込タイミング選択手段（１９）と、前
   記複数の読出タイミング信号（ＲＣＨ１，ＲＣＨ２，Ｒ
   ＣＨ３）の何れか１つを選択し、この選択された読出タ
   イミング信号（ＲＣＨ１　又はＲＣＨ２又はＲＣＨ３）
   　を該１フレーム内における先頭読出タイミング信号（
   ＲＴ１）　として出力する先頭読出タイミング選択手段
   （２０）と、該複数の読出タイミング信号（ＲＣＨ１，
   ＲＣＨ２，ＲＣＨ３）の何れか１つを選択し、この選択
   された読出タイミング信号（ＲＣＨ１　又はＲＣＨ２又
   はＲＣＨ３）　を該１フレーム内における最終読出タイ
   ミング信号（ＲＴ２）　として出力する最終読出タイミ
   ング選択手段（２１）と、前記直並列変換手段（１）　
   から出力されるパラレルデータを前記複数の奇数レジス
   タ（２，３，４）　及び複数の偶数レジスタ（５，６，
   ７）　の何れ側に書き込むのかを決定する奇数選択信号
   （ＷＯ）及び偶数選択信号（ＷＥ）を、該最終書込タイ
   ミング信号（ＷＴ）によって出力すると共に、該最終書
   込タイミング信号（ＷＴ）、該先頭読出タイミング信号
   （ＲＴ１）　及び該最終読出タイミング信号（ＲＴ２）
   　に応じて前記選択信号（ＲＥ）を出力するレジスタ制
   御手段（８）　とを具備して構成したことを特徴とする
   クロック乗換回路。
2. 【請求項２】　　前記最終書込タイミング選択手段（１
   ９）による前記複数の書込タイミング信号（ＷＣＨ１，
   ＷＣＨ２，ＷＣＨ３）の選択、前記先頭読出タイミング
   選択手段（２０）による前記複数の読出タイミング信号
   （ＲＣＨ１，ＲＣＨ２，ＲＣＨ３）の選択、及び前記最
   終読出タイミング選択手段（２１）による該複数の読出
   タイミング信号（ＲＣＨ１，ＲＣＨ２，ＲＣＨ３）の選
   択を、共通のモード信号（ＭＤ）に応じて行うようにし
   たことを特徴とする請求項１記載のクロック乗換回路。
3. 【請求項３】　　前記レジスタ制御手段（８）　を、前
   記最終書込タイミング信号（ＷＴ）が供給される毎に、
   前記奇数選択信号（ＷＯ）及び偶数選択信号（ＷＥ）を
   交互に出力する第１フリップフロップ回路（３０）と、
   前記先頭読出タイミング信号（ＲＴ１）　の供給によっ
   て、該第１フリップフロップ回路（３０）から該奇数選
   択信号（ＷＯ）、該偶数選択信号（ＷＥ）の何れが出力
   されているかをレベルで保持する第２フリップフロップ
   回路（３９）と、前記最終読出タイミング信号（ＲＴ２
   ）　をレベルで保持する第３フリップフロップ回路（４
   ２）と、前記複数の奇数レジスタ（２，３，４）　及び
   前記複数の偶数レジスタ（５，６，７）　の一方のレジ
   スタ（２〜４　又は５　〜７）に前記直並列変換手段（
   １）　から出力されるパラレルデータを順次書込んで読
   み出し、次に他方のレジスタ（５〜７　又は２　〜４）
   に該パラレルデータを順次書き込んで読み出すと言った
   動作が交互に繰り返される場合を遅れモードとし、該パ
   ラレルデータが１動作前に書き込まれた該レジスタ（２
   〜４又は５　〜７）のパラレルデータを読み出すと言っ
   た動作を進みモードとした場合に、該遅れモード又は該
   進みモードをレベルで保持する第４フリップフロップ回
   路（４５）と、イクスクルーシブオアゲート（３８）に
   よって、該第４フリップフロップ回路（４５）の保持レ
   ベルと該奇数選択信号（ＷＯ）のレベルとの排他的論理
   和を取り、この排他的論理和結果に応じたレベルの前記
   選択信号（ＲＥ）を出力する第５フリップフロップ回路
   （４７）とを具備して構成したことを特徴とする請求項
   １記載のクロック乗換回路。
4. 【請求項４】　　前記レジスタ制御手段（８）　に、前
   記選択信号（ＲＥ）のレベルと、該選択信号（ＲＥ）の
   期待レベルを設定したレジスタの出力レベルとの双方の
   レベル値を比較することにより、前記出力データ（Ｄｏ
   ｕｔ）の位相ずれを検出してエラー信号（ＥＲＲ）　を
   出力するエラー検出手段（５０）を設けたことを特徴と
   する請求項１記載のクロック乗換回路。