JPS5928295A - 集積化メモリ - Google Patents

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】 本発明はワード線とディジット線をマトリックス状に配
置し、その交点に記憶素子を配置した集積化メモリに関
する。

集積化メモリは近年共々大容量化、高速化されており、
従って内部配線が長くなる一方、使用されるパルスタイ
ミングが高速になって、設計上の問題が生じつつある。

集積化メモリにおいては、ワード線とディジット線はシ
リコンチップ上に直交して配置されるので、一方をアル
ミ、一方をポリシリコンにて配線するのが一般的であり
、近年では高集積化を目的とするためにディジット線に
アルミが使用され、ワード線側がポリシリコンで形成さ
れる事が多い。

しかしながら、ワード線にポリシリコンを用いると、抵
抗が大となるためにワード線をＣＲ分布定数回路として
見た場合の遅延時間が大きくなり、集積化メモリの高速
動作の上でいろんな不都合が生じる。第１図は従来から
の公知の集積化メモリの要部を簡略化して示したもので
、１６ワードＸ１ピツ）Ｓ成になっている。

ポリシリコンから成るワード線１ａ””１ｄ＋アルミか
ら成るディジット線２ａ〜２ｄ、記憶素子３ａａ〜３ｄ
ｄ、ワード側デコーダー及びワード線ドライブ回路４Ｉ
ディジット側デコーダー及びディジット線ドライブ回路
及びセンス回路５Ｉアドレス入力端子６Ｉ７．書込デー
タ入力端子兼読取データ出力端子８が備えられる。

第２図は、第１図を説明するための波形図で、（ａ）は
デコーダー４によってワード線１ａが選ばれた場合の記
憶素子３ａａにおけるワード線電圧波形（１０１）と、
記憶素子３ａｄにおけるワード線電圧波形（１０２）と
を示している。ワード線１ｄが選ばれた場合の３ｄａ、
３ｄｄに対する電圧波形も同様である。

波形１０２が波形１０１に比較して波形が悪化している
のは、ワード線１ａのポリシリコンから形成されている
ために、そこでのＣＲ時定数が大きくなっているからで
ある。

（ｂ）は記憶素子３ａａ〜３ｄｄのうちの一つに与えら
れるディジット線書込データ波形（１０３）を示したも
ので、デコーダー５によって、いずれか一つのみが選択
される。

書込波形（１０３）は２ａ〜２ｄのディジット線を通し
て記憶素子に供給されるが、ディジット線２ａ〜２ｄは
アルミで形成されているために記憶素子３ａａ〜３ｄｄ
の間で実質的には波形の差異は無いものと考えて良い。

また、デコーダー５の内部もアルミによって配線されて
いるため、書込データ入力端子８からディジット線２ａ
〜２ｄに波形が伝搬する際の遅れは無視する事が出来る
。

第２図を用いて従来の集積化メモリにおける書込動作を
説明する。記憶素子に書込を行なうためには、第２図（
ａ）に示す様に、ワード線を選択的に高レベルから低レ
ベルへと切換える必要がある。

ワード線が高レベルから低レベルに切換ゎる期間中に保
持されるディジット線電位が記憶素子への書込データと
なる。

従って、第２図からも解る様に、従来の方法によれば、
ディジット線波形１ｏ３は、波形１０１の立下り時刻よ
シは十分早く、シかも波形１０２の立下りを十分カバー
するだけのパルス幅を必要とする。しかしながら、この
様に幅広いディジット線波形を必要とする事は、書込に
要する時間が長くかかることを意味する。

即ち、不必要に早くから書込データを与える必要があハ
ネ必要に長い間誓込データを保持しておかなくてはなら
ない。

本発明は、従来のこの種の欠点を除去するものである。

本発明の基本となる考えは、ワード線にＧつたワード線
電圧波形の遅れに対応して、ディジット線★込データ波
形を遅らせようとするものである。

第３図は、１６ワードＸ１ビツトの構成における本発明
の一実施例の要部を示したもので、第１図におけるディ
ジット側デコーダ及びディジット線ドライブ回路兼セン
ス回路（５）が詳細に示されている。第３図において、
９はアドレス入力端子７からアドレス信号を受取ってデ
コードするデコーダであり、１０８〜１０ｄはデコーダ
９によってどれか一つのみが動作するディジット線ドラ
イブ回路で書込データ入力端子８からの書込データ信号
により、ディジット線２ａ〜２ｄのいずれか一本のディ
ジ、ト線に書込データ信号を伝達する。

同、ここではセンス回路は省略しである。ｌｌａ〜ｌｌ
ｄは本発明によって追加した遅延回路であり、一実施例
としては、１１ａ内の遅延時間は実　５− 質的に零であり、ｌｌｂ内の遅延時間は、ワード線電圧
波形が記憶素子３ａａから３ａｂまで伝搬するのに要す
る時間と実質的に等しく、ｌｌＣ内の遅延時間は同様に
３ａａから３ａｃまでの時間であＬｌｌｄ内の遅延時間
は３ａａから３ｄｄまでの時間と実質的に合致させであ
る。

第４図は上述の本発明の一実施例に使用される波形を示
したもので、（ａ）は第２図と同様に記憶素子３ａａに
おけるワード線電圧波形（１０１）と記憶子３ａｄにお
けるワード線電圧波形（１０２）を示し、この部分は従
来通りである。

（ｂ）は本発明の一実施例によって初めて使用する波形
で、１０４はディジット線２ａが選択された時の素子３
ａａで見たディジット線電圧波形、１０５はディジット
線２ｄが選択された時の素子３ａｄで見たディジット線
電圧波形である。

波形１０５と波形１０４の遅延時間差は、第３図の遅延
回路１１ａと１１ｄの遅延回路の遅延時間差によるもの
である。このようにすれば、書込データ入力端子８に供
給すべぎ書込データの所要６− 期間が短縮され、高速動作の可能な集積化メモリが得ら
れる。

第５図は、本発明の更に他の実施例を示したもので、４
ワード×４ビツトの構成について述べである。第５図が
第１図と異なる点は、まずディジット側にデコーダーが
無く、書込データ入力端子が１個（第１図の８）の代り
に４１固（第５図の８ａ〜８ｄ）になっている事である
。

更に本発明の一実施例であった第３図と類似して、それ
ぞれ遅延時間の異なる遅延回路１２８〜１２ｄが付加さ
れている事である。

１３ａ〜１３ｄは、それぞれディジット線ドライブ回路
である。ここでも、センス回路は省略しである。第５図
において、書込データは４ビット並列に、はぼ同時刻に
端子８ａ〜８ｄに到達するが、ディジット線に印加され
る波形は、遅延回路１２ａ〜１２ｄによって一定時間づ
つ遅延させられ、ワード線を伝搬して遅れを生じるワー
ド線電圧波形との一致が得られる。

以上、本発明を二つの実施例によって説明したように、
ディジット回路にそれぞれ遅延時間の異なる遅延回路を
付加し、それらの遅延時間をワード線内の遅延時間と実
質的に合致させると、書込データの必要時間を短縮する
事が出来、高速動作の可能な集積化メモリが得られる。

同、以上の説明では遅延回路とディジット線ドライブ回
路を分離独立して設ける様にしたが、ディジット線ドラ
イブ回路内に適当な遅延特性を持たせても同一の効果が
得られる。

（財）に、遅延時間はディジット線毎に変える必要は無
く、何本かのディジット線に対して同一の遅延時間を割
当てても不都合は生じない。

【図面の簡単な説明】

第１図は従来公知の集積化メモリの説明図、第２図はそ
の波形図、第３図は本発明の一実施例の要部の説明図、
第４図はその波形図、第５図は本発明の他の実施例の説
明図でおる。 ｌａ〜ｌｄ・・・・・・ワード線、２ａ〜２ｄ・・・・
・・ディジット線、３ａａ〜３ｄｄ・・・・・・記憶素
子、４・・・・・・ワード側デコーダ、５・・・・・・
ディジット側デコーダ、６．７・・・・・・アドレス入
力端子、８＋８ａ〜８ｄ・・・・・・書込データ入力端
子兼読取データ出力端子、９・・・・・・デコーダー、
１０ａ＝１０ｄｔ１３ａ−１３ｄ−＝ディジット線ドラ
イブ回路、ｌｌａ〜ｌｌｄ＋１２ａ〜１２ｄ・・・・・
・遅延回路、１０１・・・・・・記憶素子３ａａにおけ
るワード線電圧波形、１０２・・・・・・記憶素子３ａ
ｄにおけるワード線電圧波形、１０３・・川・ディジッ
ト線書込データ波形、１０４・・・・・・ディジット線
２ａに対するディジット線電圧波形、１０５・・・・・
・ディジット線２ｄに対するディジット線電圧波形。 ９−

Claims (1)

【特許請求の範囲】
1. ワード線とディジット線の交点に記憶素子を配置して成
   る集積化メモリにおいて、ワード線に沿っての信号遅延
   時間に相当する遅延時間を発生する遅延回路をディジッ
   ト線ドライブ回路に順次挿入した事を特徴とする集積化
   メモリ。