JPS5929136B2 - 半導体装置の製造方法 - Google Patents
半導体装置の製造方法Info
- Publication number
- JPS5929136B2 JPS5929136B2 JP3482776A JP3482776A JPS5929136B2 JP S5929136 B2 JPS5929136 B2 JP S5929136B2 JP 3482776 A JP3482776 A JP 3482776A JP 3482776 A JP3482776 A JP 3482776A JP S5929136 B2 JPS5929136 B2 JP S5929136B2
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- JP
- Japan
- Prior art keywords
- insulating film
- film
- semiconductor substrate
- etching
- mask
- Prior art date
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- Electrodes Of Semiconductors (AREA)
- Drying Of Semiconductors (AREA)
Description
【発明の詳細な説明】
本発明は半導体装置の製造方法に係り、特に半導体装置
を精度よく形成するための自己整合方式を提供するもの
である。
を精度よく形成するための自己整合方式を提供するもの
である。
従来バイポーラの高速論理ＩＣにおいては、スイッチン
グ速度を速くするためにベース、エミッタの占有面積を
小さくすることが行なわれている。
グ速度を速くするためにベース、エミッタの占有面積を
小さくすることが行なわれている。
しかし占有面積を小さくすると電極導出のためのコンタ
クト孔は必然的に小さくなる。通常の写真蝕亥肢術では
マスク内およびマスク間の「マスクずれ」が存在し、上
記コンタクト孔を数μ以下にすることは困難であつた。
この制約を克服し、高速論理ＩＣにおいて必要とされる
エミッタ寸法を数μ以下にする対策としてエミッタ拡散
開孔をそのまゝ電極導出用のコンタクト孔として利用す
るいわゆるウオシユドエミツタ方式がある。しかしｎｐ
ｎトランジスタのエミッタ拡散に用いられる不純物は一
般にリン旧であるため、このリンの拡散にあたつて絶縁
被膜のＳｉＯ２と反応してリンガラスを形成する。そし
てリンガラスはＳｉＯ２に比しエッチング速度が大きい
ため、拡散のための開孔がのちのエッチングのとき横方
向に拡大しやすい。このため電極形成にあたりベース・
エミッタ間が短絡されやすく、製品歩留を低下するとい
う重大な欠点があつた。本発明は半導体装置の上記従来
の製造方法の欠点を除去するためになされたもので、ウ
オツシユドエミツタ方式の欠点に改良した自己整合方式
による半導体装置の製造方法に提供する。
クト孔は必然的に小さくなる。通常の写真蝕亥肢術では
マスク内およびマスク間の「マスクずれ」が存在し、上
記コンタクト孔を数μ以下にすることは困難であつた。
この制約を克服し、高速論理ＩＣにおいて必要とされる
エミッタ寸法を数μ以下にする対策としてエミッタ拡散
開孔をそのまゝ電極導出用のコンタクト孔として利用す
るいわゆるウオシユドエミツタ方式がある。しかしｎｐ
ｎトランジスタのエミッタ拡散に用いられる不純物は一
般にリン旧であるため、このリンの拡散にあたつて絶縁
被膜のＳｉＯ２と反応してリンガラスを形成する。そし
てリンガラスはＳｉＯ２に比しエッチング速度が大きい
ため、拡散のための開孔がのちのエッチングのとき横方
向に拡大しやすい。このため電極形成にあたりベース・
エミッタ間が短絡されやすく、製品歩留を低下するとい
う重大な欠点があつた。本発明は半導体装置の上記従来
の製造方法の欠点を除去するためになされたもので、ウ
オツシユドエミツタ方式の欠点に改良した自己整合方式
による半導体装置の製造方法に提供する。
本発明にかゝる半導体装置の製造方法は次の如くして達
成される。
成される。
即ち半導体基体の主面に第１の絶縁被膜を形成する第１
工程、前記絶縁被膜に積層して第２の絶縁被膜を形成し
これにパターニングを施す第２工程、前記第２の絶縁被
膜でなるパターンをマスクとしかつこの開口よりも広く
第１の絶縁被膜にエッチングを施して半導体基体表面に
露出部位を設ける第３工程、前記エッチングの施された
第１の絶縁被膜をマスクとして前記露出部位に不純物を
拡散する第４工程、前記露出部位に第３の絶縁被膜を形
成する第５工程、前記第２の絶縁被膜をマスクとして第
３の絶縁被膜にイオンエッチングまたはスパッタエッチ
ングを施す第６工程、前記第２の絶縁被膜を除去し第３
の絶縁被膜の開孔に電極導出を施す第７工程。以下に本
発明の一実施例の半導体装置の製造方法につき図面を参
照して工程順に説明する。
工程、前記絶縁被膜に積層して第２の絶縁被膜を形成し
これにパターニングを施す第２工程、前記第２の絶縁被
膜でなるパターンをマスクとしかつこの開口よりも広く
第１の絶縁被膜にエッチングを施して半導体基体表面に
露出部位を設ける第３工程、前記エッチングの施された
第１の絶縁被膜をマスクとして前記露出部位に不純物を
拡散する第４工程、前記露出部位に第３の絶縁被膜を形
成する第５工程、前記第２の絶縁被膜をマスクとして第
３の絶縁被膜にイオンエッチングまたはスパッタエッチ
ングを施す第６工程、前記第２の絶縁被膜を除去し第３
の絶縁被膜の開孔に電極導出を施す第７工程。以下に本
発明の一実施例の半導体装置の製造方法につき図面を参
照して工程順に説明する。
第１図について１ａは比抵抗が２０Ω・儂のＰ型１００
のシリコン基板、前記シリコン基板の１主面に選択的に
一例のアンチモン（Ａｂ）を１．５μ厚に拡散（のちに
Ｎ＋埋込層となる）を施して拡散層１ｂを形成し、次に
ＳｉＣｌ４の水素還元により比抵抗が０．４Ω・儂のＮ
型エピタキシヤル層１ｃを３．５μ厚に形成し、上記よ
りなる半導体基体１を形成した。次に前記エピタキシヤ
ル層３の主面にシリコン酸化膜３を形成（第１工程）し
、１１５０＋℃でボロン（３）を選択的に拡散して３．
５μ厚のＰ分離層４を形成し素子間の分離をはかる。
のシリコン基板、前記シリコン基板の１主面に選択的に
一例のアンチモン（Ａｂ）を１．５μ厚に拡散（のちに
Ｎ＋埋込層となる）を施して拡散層１ｂを形成し、次に
ＳｉＣｌ４の水素還元により比抵抗が０．４Ω・儂のＮ
型エピタキシヤル層１ｃを３．５μ厚に形成し、上記よ
りなる半導体基体１を形成した。次に前記エピタキシヤ
ル層３の主面にシリコン酸化膜３を形成（第１工程）し
、１１５０＋℃でボロン（３）を選択的に拡散して３．
５μ厚のＰ分離層４を形成し素子間の分離をはかる。
さらに１１５０℃でオキシ塩化リン（ＰＯＣＩ，）ガス
中にてリンを約３μ拡散してＮ＋層５を形成した。この
Ｎ＋層５はコレクタ層にて前記Ｎ＋拡散層（埋込層）１
ｂに接続する。こ〜でシリコン酸化膜３′は約５０００
人である。次に１１００℃でボロンを１．５μ拡散して
ベース層６を形成した。前記シリコン酸化膜３′に積層
してモノシラン（ＳｉＨ４）とアンモニア（ＮＨ，）の
熱分解により約５０００λ厚のシリコン窒化膜７を形成
した。次に周知の写真蝕刻技術により被着されたフオト
レジスト膜８に、エミツタ領域に対応したパターン付け
を施し、一部の開孔８′を設ける（第２工程、第２図）
。前記フオトレジストのパターンをマスクにしてシリコ
７窒化膜７をフレオン（ＣＦ４）中でプラズマエツチン
グして除去し、次にシリコン酸化膜３を除去し開孔１３
′を設けた。この際シリコン酸化膜３′を横方向に１．
５μ広くエツチング（第３図におけるｔはオーバエツチ
ング）を施した（第３工程、第３図）。前記シリコン酸
化膜３をマスクとしてリンを１０００℃にて１．０μ拡
散してエミツタ領域９を形成した（第４工程、第４図）
。次に前記開孔１４を熱酸化してシリコン酸化膜１０を
２０００λ形成した（第５工程、第５図）。前記シリコ
ン窒化膜７をマスクにしてアルゴンガスを用いたイオン
エツチングによりシリコン酸化膜１０を一部除去した。
このときシリコン窒化膜の下のシリコン酸化膜３′はエ
ツチングされない（第６工程、第６図）。次に周知の写
真蝕刻技術によりベースおよびコレクタのコンタクト孔
を形成した。この際シリコン窒化膜をプラズマエツチン
グで、シリコン酸化膜をＮＨ４Ｆで蝕刻して行なつた。
次に熱リン酸を用いてシリコン窒化膜を除去した後、ア
ルミニウムを蒸着して電極（エミツタ電極１１、ベース
電極１２、コレクタ電極１３）を形成し、ＩＣを構成し
た（第７工程、第７図）。上記の如くしてなる一部のＮ
ＰＮトランジスタにつき電気的特性を測定したところ、
従来のウオツシユドエミツタ方式に比し、エミツタ・ベ
ース間の短絡は全くなく、製品の歩留が顕著に向上をみ
た。
中にてリンを約３μ拡散してＮ＋層５を形成した。この
Ｎ＋層５はコレクタ層にて前記Ｎ＋拡散層（埋込層）１
ｂに接続する。こ〜でシリコン酸化膜３′は約５０００
人である。次に１１００℃でボロンを１．５μ拡散して
ベース層６を形成した。前記シリコン酸化膜３′に積層
してモノシラン（ＳｉＨ４）とアンモニア（ＮＨ，）の
熱分解により約５０００λ厚のシリコン窒化膜７を形成
した。次に周知の写真蝕刻技術により被着されたフオト
レジスト膜８に、エミツタ領域に対応したパターン付け
を施し、一部の開孔８′を設ける（第２工程、第２図）
。前記フオトレジストのパターンをマスクにしてシリコ
７窒化膜７をフレオン（ＣＦ４）中でプラズマエツチン
グして除去し、次にシリコン酸化膜３を除去し開孔１３
′を設けた。この際シリコン酸化膜３′を横方向に１．
５μ広くエツチング（第３図におけるｔはオーバエツチ
ング）を施した（第３工程、第３図）。前記シリコン酸
化膜３をマスクとしてリンを１０００℃にて１．０μ拡
散してエミツタ領域９を形成した（第４工程、第４図）
。次に前記開孔１４を熱酸化してシリコン酸化膜１０を
２０００λ形成した（第５工程、第５図）。前記シリコ
ン窒化膜７をマスクにしてアルゴンガスを用いたイオン
エツチングによりシリコン酸化膜１０を一部除去した。
このときシリコン窒化膜の下のシリコン酸化膜３′はエ
ツチングされない（第６工程、第６図）。次に周知の写
真蝕刻技術によりベースおよびコレクタのコンタクト孔
を形成した。この際シリコン窒化膜をプラズマエツチン
グで、シリコン酸化膜をＮＨ４Ｆで蝕刻して行なつた。
次に熱リン酸を用いてシリコン窒化膜を除去した後、ア
ルミニウムを蒸着して電極（エミツタ電極１１、ベース
電極１２、コレクタ電極１３）を形成し、ＩＣを構成し
た（第７工程、第７図）。上記の如くしてなる一部のＮ
ＰＮトランジスタにつき電気的特性を測定したところ、
従来のウオツシユドエミツタ方式に比し、エミツタ・ベ
ース間の短絡は全くなく、製品の歩留が顕著に向上をみ
た。
第１図ないし第７図は本発明の一実施例の半導体装置の
製造方法を工程順に示すいづれも断面図である。 なお図中同一符号は同一または相当部分を夫々示すもの
とする。１・・・・・・半導体基体、３，３′・・・・
・・シリコン酸化膜（第１の絶縁被膜）、７・・・・・
・シリコン窒化膜（第２の絶縁被膜）、１０・・・・・
・シリコン酸化膜（第３の絶縁被膜）、１１・・・・・
・ベース電極、１２・・・・・・エミツタ電極、１３・
・・・・・コレクタ電極。
製造方法を工程順に示すいづれも断面図である。 なお図中同一符号は同一または相当部分を夫々示すもの
とする。１・・・・・・半導体基体、３，３′・・・・
・・シリコン酸化膜（第１の絶縁被膜）、７・・・・・
・シリコン窒化膜（第２の絶縁被膜）、１０・・・・・
・シリコン酸化膜（第３の絶縁被膜）、１１・・・・・
・ベース電極、１２・・・・・・エミツタ電極、１３・
・・・・・コレクタ電極。
Claims (1)
- １ 半導体基体の１主面に第１の絶縁被膜を形成する第
１工程、前記絶縁被膜に積層して第２の絶縁被膜を形成
し、これにパターニングを施す第２工程、前記第２の絶
縁被膜でなるパターンをマスクとしかつこの開口よりも
広く第１の絶縁被膜にエッチングを施して半導体基体表
面に露出部位を設ける第３工程、前記エッチングの施さ
れた第１の絶縁被膜をマスクとして前記半導体基体の露
出部位に不純物を拡散する第４工程、前記露出部位に第
３の絶縁被膜を形成する第５工程、ひさし状に形成され
た前記第２の絶縁被膜をマスクとして第３の絶縁被膜に
イオンエッチングまたはスパッタエッチングを施す第６
工程、前記第２の絶縁被膜を除去し第３の絶縁被膜の開
孔に電極導出を施す第７工程を具備した半導体装置の製
造方法。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP3482776A JPS5929136B2 (ja) | 1976-03-30 | 1976-03-30 | 半導体装置の製造方法 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP3482776A JPS5929136B2 (ja) | 1976-03-30 | 1976-03-30 | 半導体装置の製造方法 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPS52117554A JPS52117554A (en) | 1977-10-03 |
| JPS5929136B2 true JPS5929136B2 (ja) | 1984-07-18 |
Family
ID=12425020
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP3482776A Expired JPS5929136B2 (ja) | 1976-03-30 | 1976-03-30 | 半導体装置の製造方法 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS5929136B2 (ja) |
Families Citing this family (5)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US4176029A (en) * | 1978-03-02 | 1979-11-27 | Sperry Rand Corporation | Subminiature bore and conductor formation |
| JPS5557269A (en) * | 1978-10-23 | 1980-04-26 | Matsushita Electric Ind Co Ltd | Battery |
| JPS5737835A (en) * | 1980-08-19 | 1982-03-02 | Nec Corp | Manufacture of semiconductor device |
| JPS57162460A (en) * | 1981-03-31 | 1982-10-06 | Fujitsu Ltd | Manufacture of semiconductor device |
| JPS58147122A (ja) * | 1982-02-26 | 1983-09-01 | Fujitsu Ltd | 化合物半導体装置の製造方法 |
-
1976
- 1976-03-30 JP JP3482776A patent/JPS5929136B2/ja not_active Expired
Also Published As
| Publication number | Publication date |
|---|---|
| JPS52117554A (en) | 1977-10-03 |
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