JPS5930288A - アドレス変換装置 - Google Patents

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】 発明の対象 本発明は、アドレス変換装置に関し、特に仮想計算機の
属性とそのオフセント値を使用して論理アドレスを実ア
ドレスに変換するアドレス変換装置に関するものである
。

従来技術 仮想計算機システムにおいては、１つの実計算機の下に
、幾つかの論理的な計算機（すなわち■１ｒｔｕａｊ　
Ｍａｃｈｉｎｅ　）を定義することができる。

通常の実計算機では、第１図（ｂ＞に示すように、主記
憶装置（ＭＥＭ）、中央処理装置（ＣＰ　Ｕ）　、チャ
ネル（ＣＨ）および入出力系（１０）に対して、ハード
ウェアとソフトウェアの両方を制御するオペレーティン
グ・システム（Ｏ８’）が存在し、その下に各ジョブ（
ＪＯＢ）が存在している。これに対して、仮想計算機シ
ステムでは、第１図（＝）に示すように、中央処理袋ｆ
ｆ　（ＣＰＵ）等に対して、オペレーティング・システ
ム（Ｏ３）に対応する特殊な制御プログラム（ＣＴＬ　
　ＰＧＭ）が存在し、これにより仮想計算機（ＶＭＩ）
が生成され、複数の仮想計算機（ＶＭ）を実行するため
に、実計算機資源の配分制御が行われる。そして各々仮
想計算機ｆｆ　Ｍ）上のオペレーティング・システム（
Ｏ８）の制御で各々ジョブ（ＪＯＢ）を処理する。

第３図は、第１図（ａ）の主記憶装置内の領域を詳細に
示す図である。

仮想計算機システムでは、実計算機資源、つまりプログ
ラム状態語（ＰＳＷ）制御レジスタ（ＣＲ）、汎用レジ
スタ（ＧＲ）等中央処理装置（ＣＰ　Ｕ）、主記憶装置
（ＭＥＭ）等の仮想化を行うことによって、複数の仮想
計算機ｆｆＭ１）　ｆｆＭ２）−・・・・（ＶＭｎ）を
生成する。主記憶装置（Ｍ　Ｅ　Ｍ）内には、各々の仮
想計算機（ＶＭ）に対応した仮想のハードウェア情報（
ＰＳＷ（Ｖ）、ＣＲ（Ｖ）、ＧＲ（Ｖ））を保持する。

また、主記憶装置（ＭＥＭ）上には、仮想計算機の実メ
モリ■■ＲＥＡＬ　ＭＥＭ）が設けられ、そこに仮想メ
モリ（ＶＳ）が存在する。

このように、仮想計算機システムにおいては、各仮想計
算機が実計算機を時分割に使用し、仮想計算機用に修正
された仮想ハードウェア情報を各タイム・スロット内で
実ハードウェアに設定することにより、１台の実計Ｎ機
があたかも複数の計算機のように動作する。

仮想計算機システムの動作では、仮想計算機上で発行さ
れる通常の命令に関しては実計ｎ機のまま動作し、仮想
計算機システムを制御する命令、例えば、制御レジスタ
　（ＣＲ）の内容を変更する命令、あるいは入出力装！
（１０）を制御する命令、あるいは割込み動作に関して
は、仮想針Ｗ、機システムを制御子るプログラム（ＣＴ
Ｌ　　ＰＧＭ）に通知し、このプログラム（ＣＴＬ　Ｐ
ＧＭ）が仮想計算機の動作として主記憶装置（Ｍ　Ｅ　
Ｍ）上の仮想／・−ドウエア情報を参照して、必要な処
理を行った後、仮想計算機に制御を戻す。この場合、シ
ステムを制御する命令は、ＰＳＷにおいて使用が許可さ
れていないときには、割込みを発生する。すなわち、Ｐ
ＳＷは、第２図に示すように、システム制御情報（ＳＹ
Ｓ　　ＣＴＬ）と命令アドレス（ＯＤＲＡＤＨ）により
構成されるが、システム制御情報（ＳＹＳ　ＣＴＬ）内
のあらかじめ定められた特権モード・ビットが１”のと
きには特権命令の実行が許可され（ＯＫメ“０″のとき
には特権命令の実行が禁止される（ＮＧ）。

仮想計算機が動作しているときには、システム制御命令
の使用を許可しないように、ＰＳＷが制御フログラム（
ＣＴＬ　　ＰＧＭ）で設定されるので、仮想計算機上で
システム制御命令を発行すると、制御プログラム（ＣＴ
Ｌ　　ＰＧＭ）に直ちに通知される１、このようにして
、１台の計算機において、複数のオペレーティング・シ
ステム（Ｏ８）が見掛上、同時に走行することになる。

第３図に示すように、各仮想計算機の記憶装置は、主記
憶装置（ＭＥＭ）への写像により実現される仮想記憶装
置である。そして、各仮想計算機上で動作するオペレー
ティング・システム（Ｏ８）が、自分自身の仮想記憶装
置Ｍ　（ＶＳ）をサポートする場合には、記憶装置の階
層が３段階になる。

レベル１　（Ｌｌ）は主記憶装置（Ｍ　Ｅ　Ｍ）であり
、レベルｌのコントロール・プロダラムは仮想計算機シ
ステムを制御するプログラム（ＣＴＬ　　ＰＧＭ）であ
る。レベル２　（Ｌ２）は、仮想針′ｓ４＠自身の記憶
装置、つまり仮想実メモリ　（ＶＭＩ　ＲＥＡＬ　ＭＥ
Ｍ）である。また、レベル３　（Ｌ３）は、仮想計算機
上のオペレーティング・システム（Ｏ８）の生成する仮
想記憶装置（ＶＳ）である。

これら３段階のアドレスを有する仮想記憶方式では、第
４図に示すように、レベル３　（Ｌ３）のアドレスをレ
ベル２（Ｌ２）のアドレスに変換する第１変換テーブル
（ＩＡＴＬ）と、レベル２　（Ｌ２）のアドレスをレベ
ル１　（ＬＬ）のアドレスに変換する第２変換テーブル
（２ＡＴＬ）が必要になるが、仮想計算機システムを意
識しないで変換するためには、シャドウ・テーブル（Ｓ
ＨＤＴＬ）を主記憶装置（ＭＥＭ）上に用意する必要が
ある。

一方、中央処理装置内には、仮想アドレスとそれに対応
する実アドレスとの対を複数個記憶したアドレス変換バ
ッファ（ＴＬＢ）が設けられてＩ／ｚる。

従来、仮想計算機システムにおける３段階のレベル間の
アドレス変換を高速化する方法として、仮想計算機自身
の記憶装置、つまりレベル２（Ｌ２）の仮想実メモ！Ｊ
　（ＶＭＩ　ＲＥＡＬ　ＭＥＭ　）の全体を、レベル１
　（ＬＬ）の主記憶装置（ＭＥＭ）に常駐化させる方法
が提案されている。この方法には、仮想アドレスと実ア
ドレスの値を同一にする第１の方法（Ｖ−Ｒ）と、仮想
アドレスと実アドレス間にあるアドレス変位値（ロ）を
殺げる第２の方法（常駐ＶＭ）とがある。第１の方法で
は、仮想計算機はシステムに唯一であって、仮想プリフ
ィクスを除きレベル２アドレスとレベル１アドレスは等
しい。

また、第２の方法では、レベル２アドレスにαを加えた
値がレベル１アドレス（すなわち実アドレス）となる。

第５図は、従来のアドレス変換機構のブロック図である
。

論理アドレス・レジスタ１のセグメント・フィールドＳ
と、制御レジスタ２のセグメント・テーブル先頭アドレ
スを加璋機３で加算し、セグメント・テーブル４のエン
トリ・アドレス３２を得る。

次に、そのエントリ・アドレス３２でセグメント・テー
ブル４のエントリを参照し、ページ・テーブル・アドレ
ス３４を得る。次に、ページ・テーブル・アドレス３４
とｈ４アドレスのページ・フィールドＰを加算器５で加
算し、ページ・テーブル０のエントリ・アドレス３５を
得る。エントリ・アドレス３５でページ・テーブル６の
エントリを参照し、ページ・アドレス３６を得る。この
ページ・アドレス３６の下位に、−環アドレスの変位フ
ィールドＤを接合して１、実アドレス・レジスタ７の内
容を得る。

従来の方法、つまりレベル２の仮想実メモリｆｆＭＩ　
ＲＥＡＬ　ＭＥＭ　）をレベル１の主記憶装置（ＭＥＭ
）に常駐化させる方法においても、第５図の変換テーブ
ルを用いている。すなわち、レベル３からレベル２に変
換する場合は勿論のこと、常駐ＶＭ（第２の方法）のよ
うに、アトトス対応関係が簡単である場合にも　第５図
の変換テーブル４．６を検索してアドレス変換を行って
いるのでアドレス変換時間が長くなるという欠点がある
。

発明の目的 本発明の目的は、このような従来の欠点を改善するため
、仮想計算機システムにおいて、論理アドレスを実アド
レスに変換する際にテーブル検索処理をなくし、アドレ
ス変換時間を短縮できるアドレス変換装置を提供するこ
とにある。

本発明のアドレス変換装置は、仮想計算機システムのア
ドレス変換装置において、仮想計算機の属性を識別し、
常駐化属性を持つ仮想計Ｗ機の場合のみ、論理アドレス
にオフセット値を加算して、実アドレスを求め、その実
アドレスが仮想計算機に与えられた実記憶の範囲内にあ
るか歪力）、つます実記憶上での上下限アドレスのチェ
・ツクを行し）、範囲内になければ割込みを発生させる
一方、上記以外の場合には従来のアドレス変換テーブル
索引処理により実アドレスを求めることに特徴がある。

発明の実施例 第６図は、本発明の実施例を示すアドレス変換装置のブ
ロック図である。

本発明のアドレス変換Ｍｉｔｔは、従来のアドレス変換
装慨に、新たにし４性レジスタ８と、属性識別回路９と
、オフセット値レジスタｌ○と、オフセット値加算器１
１と、上下限レジスタ１２と、比較器１３とを付加して
構成されるつ 属性レジスタ８には、仮想計ｎ機ＶＭの属性、つまり常
駐Ｖへ１、Ｖ−ＲのＶＭ、それ以外のＶＭを表示する値
がセットされている。属性識別回路９は属性レジスタ８
の値が常駐ＶＭの場合には信号線２１、ｖ−ｎのＶＭの
場合には信号線２２、そ才］以夕）の７Ｍの場合には信
号線２０を、それぞれ出力する。信号線２ｏが出力され
たときに番よ、従来のアドレス変換処理を行う。すなわ
ち、論理アドレス・レジスタ１とセグメント・テーブル
４の先頭アドレスを含む制御レジスタ２とを加算するこ
とにより、セグメント・テーブル・エンド１ノのアドレ
スを得、論理アドレス・レジスタ１とセグメント・テー
ブル・エントリ・アドレスを加算することにより、ペー
ジ・アドレス６のエントリ・アドレスを得、それに論理
アドレス・レジスタ１の変位フィールドＤを付加して実
アドレスを求める。

一方、信号ｍ２１，２２が出力されたときには、本発明
のアドレス変換処理を行う。

オフセット値加算器１１は、信号線２１が出力されたと
きには、論理アドレス・レジスタ１の値とオフセット値
レジスタ１０の値を加算して出力し、また信号線２２が
出力されたときには、論理アドレス・レジスタｌの値が
Ｏページを指してしするときのみオフセット値レジスタ
１ｏの値を加算し、Ｏページ以外を指しているときには
論理アト。

レス・レジスタ１の値をそのまま出力する。

すなわち、信号線２１が出力されたときには、常駐ＶＭ
であるため、論理アドレスにオフセット値に）を加えれ
ば、実アドレスを得ることかでき、また信号線２２が出
力されたときには、Ｖ−ＲのＶ　Ｍであるため、ス所常
の具合、つまりレベル２アドレスがＯベージ以外を指定
しているならば、仮想プリフィクス・エリアを除いたエ
リアを指定しているので、レベル２アドレスとレベルｌ
アドレスは等しく、シたがって論理アドレス・レジスタ
ｌの内容がそのまま実アドレスとなる。しかし、Ｏペー
ジを指しているならば、仮想プリフィクス・エリアと一
致するので、オフセント値だけ離して確保されたエリア
の実アドレスに変換する。すなわち、仮想プリフィクス
・エリア（Ｏページ）を除いたエリアは、レベル２アド
レスとレベル１アドレスが等しい。このプリフィクス・
エリアには、通常、オペレーティング・システム（Ｏ８
）等のコントロール・プログラムが格納されている。

次に、比較器１３は、オフセット値加算器１１の出力２
４と上下限値レジスタ１２の値を比較し、上下限値レジ
スタ１２で示される範囲内に含まれていれば、オフセッ
ト値加３！ｆ、ｅｆｆｌｌの出力２４をそのまま実アド
レス・レジスタ７にセットする。

また、上記の範囲から外れている場合には、変換エラー
であるため９ＩＩ込み２６を発生させる。

このように、第６図においては、常駐ＶＭとＶ−ＲのＶ
Ｍの具合には、オフセラ）　４Ｕに）の加算にヨリ実ア
ドレスを求めるので、レベル２アドレスからレベルｌア
ドレスへの変換テーブルが不要とｔ（ル。さラニ、その
場合、実記憶上でのアドレス・チェックを行うので、ア
ドレス例外が検出できる。

アドレス例外としては、セグメント変換例外、ページ変
換例外およびアドレス変換指定例外があり、セグメント
（ページ）テーブルを越えてエントリが指定された場合
、セグメント　（ページ）テーブル・エントリの俸効ビ
ットが“ｌ　＋＋である場合、あるいはセグメント（ペ
ージ）テーブル・エントリ中に不当なビットが存在した
場合、あるいは制御レジスタのビット構成が不当である
場合等が含まれる。

なお、本発明をマイクロ・プログラムで実現する場合に
は、第６図に示す加算器１１および比較器１３を使用す
るかわりに、既存の演ｎ器を用いてアドレス変換を行い
、その場合にも変換処理の高速化か可能となる。すなわ
ち、マイクロ・プログラムによる変換処理の場合は、第
５図の従来のアドレス変換テーブル検索による方法と比
較して、アドレス変換に要する時間がＩＡ○に短縮され
る。

発明の効果 以上に明したように、本発明によれｊａ　ｚ仮想計算−
システムにおいて論理アドレスを実アドレスに変換する
際に、変換テーブルを検索することなく、オフセント値
の加算のみで実アドレスを求めることができるので、ア
ドレス変換に要する時間を短縮できる。

【図面の簡単な説明】

第１図は仮想計算機システムと実計′１１．〜システム
の比較ブロック図、第２図はプログラム制御レジスタの
特権モード・ビットの説明図、第３図は第１図の主記憶
装置内のエリアの詳細説明図、第４図は各レベルのアド
レスと変換テーブルの関係を示す概念図、第５図は従来
のアドレス変換装置のブロック図、第６図は本発明の実
施例を示すアドレス変換装置のブロック図である。 ８：Ｆ４性レジスタ、９：属性識別回路、ＩＱ：オフセ
ット値レジスタ、１１：オフセット値加算器、１２：上
下限値レジスタ、１３：比較器。 特許出願人　　株式会社日立製作所

Claims (1)

【特許請求の範囲】
1. 仮想計算機システムのアドレス変換装置において、仮想
   計算機の属性を識別する手段と、識別の結果、常駐化属
   性を有する仮想計算機の場合のみ、論理アドレスにオフ
   セント値を加算して実アドレスを得る手段と、上記実ア
   ドレスが実記憶上での上下限値の範囲内にあるか否かを
   チェックする手段を設けることを特徴とするアドレス変
   換装置。