JPS5931071A - 電界効果トランジスタ - Google Patents
電界効果トランジスタInfo
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- JPS5931071A JPS5931071A JP57139686A JP13968682A JPS5931071A JP S5931071 A JPS5931071 A JP S5931071A JP 57139686 A JP57139686 A JP 57139686A JP 13968682 A JP13968682 A JP 13968682A JP S5931071 A JPS5931071 A JP S5931071A
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- Japan
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- layer
- quasi
- gaas
- electrons
- approx
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-
- B—PERFORMING OPERATIONS; TRANSPORTING
- B82—NANOTECHNOLOGY
- B82Y—SPECIFIC USES OR APPLICATIONS OF NANOSTRUCTURES; MEASUREMENT OR ANALYSIS OF NANOSTRUCTURES; MANUFACTURE OR TREATMENT OF NANOSTRUCTURES
- B82Y10/00—Nanotechnology for information processing, storage or transmission, e.g. quantum computing or single electron logic
-
- H—ELECTRICITY
- H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
- H10D—INORGANIC ELECTRIC SEMICONDUCTOR DEVICES
- H10D30/00—Field-effect transistors [FET]
- H10D30/40—FETs having zero-dimensional [0D], one-dimensional [1D] or two-dimensional [2D] charge carrier gas channels
- H10D30/43—FETs having zero-dimensional [0D], one-dimensional [1D] or two-dimensional [2D] charge carrier gas channels having one-dimensional [1D] charge carrier gas channels, e.g. quantum wire FETs or transistors having 1D quantum-confined channels
-
- H—ELECTRICITY
- H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
- H10D—INORGANIC ELECTRIC SEMICONDUCTOR DEVICES
- H10D30/00—Field-effect transistors [FET]
- H10D30/40—FETs having zero-dimensional [0D], one-dimensional [1D] or two-dimensional [2D] charge carrier gas channels
- H10D30/47—FETs having zero-dimensional [0D], one-dimensional [1D] or two-dimensional [2D] charge carrier gas channels having two-dimensional [2D] charge carrier gas channels, e.g. nanoribbon FETs or high electron mobility transistors [HEMT]
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- Mathematical Physics (AREA)
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- Crystallography & Structural Chemistry (AREA)
- Bipolar Transistors (AREA)
- Junction Field-Effect Transistors (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
この発明は高移動度をもつ準−次元状態に分布するキャ
リアの流量を、電界によって制御する電界効果トランジ
スタに関する。
リアの流量を、電界によって制御する電界効果トランジ
スタに関する。
従来の準−次元状態に分布するキャリアの流量を、電界
によって制御する電界効果型半導体装置の一例を第１図
に示す。第１図において、１は１μｍ前後の厚さのエピ
タキシャルＰ −ＧａＡｔＡｓ層ｅ、２け２００Ｘ程度
のＰ −ＧａＡｓ層、３は１００ＯＸ程度のＰ −Ｇａ
ＡｔＡｓ層、４は絶縁体薄膜層、５はダート電極、６は
ｎ型の反転層である。
によって制御する電界効果型半導体装置の一例を第１図
に示す。第１図において、１は１μｍ前後の厚さのエピ
タキシャルＰ −ＧａＡｔＡｓ層ｅ、２け２００Ｘ程度
のＰ −ＧａＡｓ層、３は１００ＯＸ程度のＰ −Ｇａ
ＡｔＡｓ層、４は絶縁体薄膜層、５はダート電極、６は
ｎ型の反転層である。
ダート電極５に印加された正のバイアス電圧は絶縁体薄
膜４全通してＰ −ＧａＡｓ層２を１００Ａ程度の深さ
まで反転させ、準−次元状態に分布する電子のチャンネ
ルＮＩＩヲ左右に２個所形成する。
膜４全通してＰ −ＧａＡｓ層２を１００Ａ程度の深さ
まで反転させ、準−次元状態に分布する電子のチャンネ
ルＮＩＩヲ左右に２個所形成する。
一般的ＫＱａＡｓと絶縁体の接合界面に形成される界面
準位はかなｐ多いため、第１図の構造では反転層６を形
成するのが容易でないという欠点がある。
準位はかなｐ多いため、第１図の構造では反転層６を形
成するのが容易でないという欠点がある。
また、ＧａＡｓと絶縁層の接合界面は一般的に原子レベ
ルのサイズで凸凹であり、Ｐ −ＧａＡｓ Ｎ ２と絶
縁体薄膜層４の界面に形成された反転層６内の準−次元
電子（反転層６内に蓄積した電子の界面方向の拡がりが
その電子の平均自由行程より短くなる状態である電子）
が流れるとき、この荒れた接合界面で電子が散乱されて
移動度が低下すると云う欠点がある。
ルのサイズで凸凹であり、Ｐ −ＧａＡｓ Ｎ ２と絶
縁体薄膜層４の界面に形成された反転層６内の準−次元
電子（反転層６内に蓄積した電子の界面方向の拡がりが
その電子の平均自由行程より短くなる状態である電子）
が流れるとき、この荒れた接合界面で電子が散乱されて
移動度が低下すると云う欠点がある。
この発明は上記従来の欠点を解消するためになされたも
ので、７７に程度の低温で高速スイッチング動作が可能
でかつ電子計算機の演算回路に使用すれば、高速演算が
可能となる電界効果トランジスタを提供することを目的
とする。
ので、７７に程度の低温で高速スイッチング動作が可能
でかつ電子計算機の演算回路に使用すれば、高速演算が
可能となる電界効果トランジスタを提供することを目的
とする。
以下、この発明の電界効果トランゾスタの実施例につい
て図面に基づき説明する。第２図（ａ）はその一実施例
の構成を示す斜視図である。この第２図（ａ）において
、２１は半絶縁ＧａＡｓ基板上にエピタキシャル成長さ
せた約１μｍの厚さの不純物無添加ＧａＡｓ層である。
て図面に基づき説明する。第２図（ａ）はその一実施例
の構成を示す斜視図である。この第２図（ａ）において
、２１は半絶縁ＧａＡｓ基板上にエピタキシャル成長さ
せた約１μｍの厚さの不純物無添加ＧａＡｓ層である。
このＧａＡｓ層２１上にはｎ＋−Ｇａ（１，７Ａｔｏ、
３Ａｓ層２２、 ＧａＡｓ 層２３、 ｎ十 −Ｇａ
ｏ、７Ａｔｏ、３Ａｓ 層２２、ＧａＡｓ Ｎ ２４が
順次積層して形成され、これらによって超格子構造部を
形成している。
３Ａｓ層２２、 ＧａＡｓ 層２３、 ｎ十 −Ｇａ
ｏ、７Ａｔｏ、３Ａｓ 層２２、ＧａＡｓ Ｎ ２４が
順次積層して形成され、これらによって超格子構造部を
形成している。
ｎ＋−Ｇａｏ、２Ａｔ（１，３Ａｓ層２２はＳｉ ｋ添
加した５Ｘ１０ ｃｍ 程度の電子＠問をもっ２ｏｏ
Ｘ程度の厚さに形成され、捷だ、ＧａＡｓ層２３け不純
物無添加で１００Ｘ程度の厚さを有しておシ、さらにＧ
ａＡ ｓ層２４Ｆｉ不純物無添加で約１０００Ｈの厚さ
を有している。２５はショットキー接合をナス深す約１
５０ ＯＡ、 ｔＪｕｌｌｆ％２０００Ａ（Ｄ ｐｔ
（Ｄｙ−計電極、２６は電子ビーム露光によって製作し
たマスクと遠紫外光線を利用して遠紫外領域に感光作用
をもつＰＭＭＡレノストの９細ノｆ ターンｆＧａＡｓ
表面に作成し、低エネルギーＡｒイオンビームによって
エツチングすることにより残された約２００ＯＡの幅の
約２０００Ｘの深さのほぼ垂直な壁面を持つ台地である
。
加した５Ｘ１０ ｃｍ 程度の電子＠問をもっ２ｏｏ
Ｘ程度の厚さに形成され、捷だ、ＧａＡｓ層２３け不純
物無添加で１００Ｘ程度の厚さを有しておシ、さらにＧ
ａＡ ｓ層２４Ｆｉ不純物無添加で約１０００Ｈの厚さ
を有している。２５はショットキー接合をナス深す約１
５０ ＯＡ、 ｔＪｕｌｌｆ％２０００Ａ（Ｄ ｐｔ
（Ｄｙ−計電極、２６は電子ビーム露光によって製作し
たマスクと遠紫外光線を利用して遠紫外領域に感光作用
をもつＰＭＭＡレノストの９細ノｆ ターンｆＧａＡｓ
表面に作成し、低エネルギーＡｒイオンビームによって
エツチングすることにより残された約２００ＯＡの幅の
約２０００Ｘの深さのほぼ垂直な壁面を持つ台地である
。
この台地２６内の不純物無添加のＧａＡｓ層２１゜２３
．２４内に形成された深さ方向の広が９が約１０ＯＡ、
）ｆ″−トを極方向の広がりが約５０ＯＡの準−次元状
態にある電子のチャンネルである。
．２４内に形成された深さ方向の広が９が約１０ＯＡ、
）ｆ″−トを極方向の広がりが約５０ＯＡの準−次元状
態にある電子のチャンネルである。
第２図（ｂ）は第２図（ａ）の正面断面図に沿う方向の
エネルギーバンド図である。第２図（ａ）の状態では７
７ Ｋ程度の低温でディプレッションモードのＦＥＴの
動作をし、台地２６の幅を狭くするか、もしくわｎ −
Ｇａ（１，７Ａｔｏ４Ａｓ／１２２の電子密度をいくら
か減少させると７７に程度の低温でエンハンスメントモ
ードＦＥＴの動作をする。
エネルギーバンド図である。第２図（ａ）の状態では７
７ Ｋ程度の低温でディプレッションモードのＦＥＴの
動作をし、台地２６の幅を狭くするか、もしくわｎ −
Ｇａ（１，７Ａｔｏ４Ａｓ／１２２の電子密度をいくら
か減少させると７７に程度の低温でエンハンスメントモ
ードＦＥＴの動作をする。
これを動作させるには、ｎ Ｇａｏ、７Ａｔｏ、ａＡＢ
層２２のＳｔを高濃度に添加しｆｒ−ｎ −Ｇａｏ、７
Ａｔｏ、ＢＡｓＡｓ層内２内ナー原子より供給された高
濃度の電子ｆ ＧａＡｓのチャンネルの７内に拡散させ
、準−次元状態の電子分布を作り、ショットキー接合を
なすダート電極２５に印加されたバイアス電圧によって
チャンネル２７０幅を広くしたり狭くしたりすることに
よって流れる電流量を制御する。
層２２のＳｔを高濃度に添加しｆｒ−ｎ −Ｇａｏ、７
Ａｔｏ、ＢＡｓＡｓ層内２内ナー原子より供給された高
濃度の電子ｆ ＧａＡｓのチャンネルの７内に拡散させ
、準−次元状態の電子分布を作り、ショットキー接合を
なすダート電極２５に印加されたバイアス電圧によって
チャンネル２７０幅を広くしたり狭くしたりすることに
よって流れる電流量を制御する。
このような構造はＧａＡｓとＧａｏ、７Ａｔｏ、３Ａｓ
の組み合わせを変えても実現でき、−例として、ＱａＡ
、ｓ／Ｇａ□、７Ａｔｏ、３Ａｓの代わシにＩｎｏ、５
３Ｇａｏ、４７Ａｓ／ ＩｎＰそしてＧａｏ、４７Ｉｎ
ｏ、５ａＡｓ／Ａｔｏ、ｔａＩｎｏ、５２Ａｓなどがあ
る。
の組み合わせを変えても実現でき、−例として、ＱａＡ
、ｓ／Ｇａ□、７Ａｔｏ、３Ａｓの代わシにＩｎｏ、５
３Ｇａｏ、４７Ａｓ／ ＩｎＰそしてＧａｏ、４７Ｉｎ
ｏ、５ａＡｓ／Ａｔｏ、ｔａＩｎｏ、５２Ａｓなどがあ
る。
以上説明したように、第１の実施例では２個のショット
キー接合をなすゲート電価２５に挾まれて、準−次元状
態をなす電子のチャンネル２７が３層形成されている。
キー接合をなすゲート電価２５に挾まれて、準−次元状
態をなす電子のチャンネル２７が３層形成されている。
準−次元状態の電子はソース・ドレイン間に加えられた
電場によって流動するが、その運動方向が一次元方向し
か許されないため、７７にで支配的な電子散乱源である
不純物イオン散乱による散乱確率が減少する。そのため
準−次元状態の電子の移動度は７７Ｋにて、３次元電子
または準２次元電子の移動度よＱ大きくなル、第２図（
ａ） Ｋ示したＦＥＴの動作速度を従来のＧａＡｓ Ｆ
ＥＴ よりもかなり大きくすることが可能となる。
電場によって流動するが、その運動方向が一次元方向し
か許されないため、７７にで支配的な電子散乱源である
不純物イオン散乱による散乱確率が減少する。そのため
準−次元状態の電子の移動度は７７Ｋにて、３次元電子
または準２次元電子の移動度よＱ大きくなル、第２図（
ａ） Ｋ示したＦＥＴの動作速度を従来のＧａＡｓ Ｆ
ＥＴ よりもかなり大きくすることが可能となる。
また、第２図（ａ）ではチャンネル２７を両側から挾む
ようにショットキー接合のｆ−）電極２５を配置してい
るため、準−次元状態の電子分布が半導体内に形成され
、電子は荒れたショットキー接合界面による散乱を受け
ることなく流動できるので高速動作が可能となる。
ようにショットキー接合のｆ−）電極２５を配置してい
るため、準−次元状態の電子分布が半導体内に形成され
、電子は荒れたショットキー接合界面による散乱を受け
ることなく流動できるので高速動作が可能となる。
第３図（ａ）はこの発明の第２の実施例の構成を示す斜
視図であｐ、第３図（ｂ）は第３図（ａ）のＡ−Ａ線の
断面図であり、第３図（ｅ）は第３図（ａ）のＣ−Ｃ線
の断面図である。この第３図（ａ）〜第３図（Ｃ）にお
いて、２１から２６までの符号が示す内容は第２図（ａ
）の同一番号が示す内容と等しい。
視図であｐ、第３図（ｂ）は第３図（ａ）のＡ−Ａ線の
断面図であり、第３図（ｅ）は第３図（ａ）のＣ−Ｃ線
の断面図である。この第３図（ａ）〜第３図（Ｃ）にお
いて、２１から２６までの符号が示す内容は第２図（ａ
）の同一番号が示す内容と等しい。
２８と２９は第１の実施例で説明したのと同一のフォト
・リゾグラフィ技術を利用して、ＱａＡｓ層２３の最深
部に達する深さ約２００ＯＡからなる窪みを製作し、そ
の窪みの中に埋め込まれた約２０００Ｘの厚さのＡｕＧ
ｅ ／Ｎ ｉオーミック電極で、２８はソース電極、２
９はドレイン電極である。
・リゾグラフィ技術を利用して、ＱａＡｓ層２３の最深
部に達する深さ約２００ＯＡからなる窪みを製作し、そ
の窪みの中に埋め込まれた約２０００Ｘの厚さのＡｕＧ
ｅ ／Ｎ ｉオーミック電極で、２８はソース電極、２
９はドレイン電極である。
また、３０は４個のダート電極２５を結合するＡｕのｒ
−）電極である。
−）電極である。
この第２の実施例では、準−次元状態の電子の分布をも
つチャンネルが深さ方向に５ｍあり、層に平行な方向の
台地２６が３例ある。したがって合計１５個の準−次元
状態にある電子のチャンネルが形成されておＱ、ソース
嗜ドレイン間の抵抗値が減少している。Ｇ ａ Ａ、
ｓ層２３の数と台地２６の数をさらに増やせば、ソース
・ドレイン間の抵抗が大巾に減少し、実用に充分なソー
ス・ドレイン間抵抗となる。
つチャンネルが深さ方向に５ｍあり、層に平行な方向の
台地２６が３例ある。したがって合計１５個の準−次元
状態にある電子のチャンネルが形成されておＱ、ソース
嗜ドレイン間の抵抗値が減少している。Ｇ ａ Ａ、
ｓ層２３の数と台地２６の数をさらに増やせば、ソース
・ドレイン間の抵抗が大巾に減少し、実用に充分なソー
ス・ドレイン間抵抗となる。
この第２の実施例は第１の実施例と同様にＧａＡｓ層
Ｇａ（１，７Ａｔ（１，３Ａａの組み合わせをＩｎｏ、
５ａＧａｏ、ｎＡｓ／ＩｎＰそしてＧａｏ、４７Ｉｎｏ
、５ａＡｓ／Ａｔｏ、４ＢＩｎｏ、５２Ａｓ等とするこ
とができる。
Ｇａ（１，７Ａｔ（１，３Ａａの組み合わせをＩｎｏ、
５ａＧａｏ、ｎＡｓ／ＩｎＰそしてＧａｏ、４７Ｉｎｏ
、５ａＡｓ／Ａｔｏ、４ＢＩｎｏ、５２Ａｓ等とするこ
とができる。
以上のように、この発明の電界効果トランジスタによれ
ば、準−次元状態のキャリアの流れる自由電１子密度と
電気伝導度の大きいチャンネルを半導体表面より深い位
置に形成させ、チャンネルと平行に配置された２個のシ
ョットキー接合のり゛−ト電極に印加されたバイアスの
電圧によってケ゛−ト電極間に挾まれたチャンネル内の
キャリアの流れを制御するようにしたので、７７に程度
の低温で高速スイッチング動作が可能である。したがっ
て電子計算機の演算回路に使用することにより、高速演
算が可能となる。
ば、準−次元状態のキャリアの流れる自由電１子密度と
電気伝導度の大きいチャンネルを半導体表面より深い位
置に形成させ、チャンネルと平行に配置された２個のシ
ョットキー接合のり゛−ト電極に印加されたバイアスの
電圧によってケ゛−ト電極間に挾まれたチャンネル内の
キャリアの流れを制御するようにしたので、７７に程度
の低温で高速スイッチング動作が可能である。したがっ
て電子計算機の演算回路に使用することにより、高速演
算が可能となる。
第１図は従来のＶ字型溝内に形成された準−次元チャン
ネルＭＩＳＦＥＴの断面図、第２図（ａ）はこの発明の
電界効果トランジスタの一実施例の構成を示す斜視図、
第２図（ｂ）は第２図（ａ）のエネルギーバンド図、第
３図（ａ）はこの発明の電界効果トランジスタの第２の
実施例の斜視図、第３図Φ）は第３図（ａ）のＢ−Ｂ線
断面図、第３図（Ｃ）Ｖｉ第３図（ａ）のＣ−Ｃ線断面
図である。 ２１ 、２３ 、２４−ＧａＡｓ層、２２−・ｎ”−Ｇ
ａｏ、７Ａｔｏ、３Ａａ ＮＩＪ、 ２５−？ −）
電極、２６−・・台地、２７・・・チャンネル、２８・
・・ソース電極、２９・・・ドレイン電極、３０・・・
ケ°−ト結合電極。 特許出願人 沖電気工業株式会社 手続補正書 昭和５８年５月１−８日 特許庁長官若 杉 和 夫殿 １、事件の表示 昭和５７年 特 許 願第 １３９６８６ 号２、発
明の名称 電界効果トランジスタ ３、補正をする者 事件との関係 特 許 出願人（０２９）沖電
気工業株式会社 ４、代理人 ５、補正命令の日付 昭和 年 月 Ｅｌ （
自発）６、補正の対象 明細書の特許請求の範囲および発明の詳細な説明の欄な
らびに図面の一部 ７、補正の内容 別紙の通り ７ 補正の内容 １）明細書の「２、特許請求の範囲」を別紙の通り訂正
する。 ２）明細書４頁７行ｒ Ｇａｏ、２Ｊ ｆ ｒ Ｇａｏ
、ｙ Ｊと訂正する。 ３）同４頁１３行ｒｐｔＪをｒＰｔＪ と訂正する。 ４）同５頁１行「この台地」を「２７はこの台地」と訂
正する１゜ ５）同５頁１２行および１３行ｒ ｎ＋Ｇａｏ、７Ａｔ
ｏ、３Ａｓ層２２の」を削除する。 ６）同５頁１５行「の７」を「２７」と訂正する。 ７）同７頁４行ｒＡ−Ａ線」をｒＢ−Ｂ線」と訂正する
。 ８）同８頁１６行および１７行「流れ」を「流量」と訂
正する。 ９）図面第２図（ａ）を別紙の通り訂正する。 ２、特許請求の範囲 電子親和力が相対的に小さいｎまたはｎ半導体層と電子
親和力が相対的に大きい不純物密度が充分少なくかつ自
由電子密度の高い電気伝導度の大きいチャンネルを有す
る第１の層とを少なくとも１庵以上交互に積層して形成
された超格子構造部と、この超格子構造部の界面に垂直
な側面上にこの超格子構造部を挾むように配置されたシ
ョットキー接合の平行な対をなしかつ２個のショットキ
ー障壁ポテンシャルに挾１れて形成される上記第１の層
に蓄秩した電子の界面方向の拡がりがこの電子の平均自
由行程より短くなる準−次元電子の状態となるように距
離が設定されたゲート電極と、このゲート電極を挾むよ
うに上記超格子構造部に形成されたソース電極およびド
レイン電極とよりなり、このソース電極とドレイン電極
の間に電圧を印加することにより上記準−次元電子ガス
をゲート電極面かつ第１の層に治った方向に流し７、ゲ
ート電極に印加されたバイアス電圧でその準−次元電子
のガスの流量を制御することを特徴とする電界効果トラ
ンジスタ。
ネルＭＩＳＦＥＴの断面図、第２図（ａ）はこの発明の
電界効果トランジスタの一実施例の構成を示す斜視図、
第２図（ｂ）は第２図（ａ）のエネルギーバンド図、第
３図（ａ）はこの発明の電界効果トランジスタの第２の
実施例の斜視図、第３図Φ）は第３図（ａ）のＢ−Ｂ線
断面図、第３図（Ｃ）Ｖｉ第３図（ａ）のＣ−Ｃ線断面
図である。 ２１ 、２３ 、２４−ＧａＡｓ層、２２−・ｎ”−Ｇ
ａｏ、７Ａｔｏ、３Ａａ ＮＩＪ、 ２５−？ −）
電極、２６−・・台地、２７・・・チャンネル、２８・
・・ソース電極、２９・・・ドレイン電極、３０・・・
ケ°−ト結合電極。 特許出願人 沖電気工業株式会社 手続補正書 昭和５８年５月１−８日 特許庁長官若 杉 和 夫殿 １、事件の表示 昭和５７年 特 許 願第 １３９６８６ 号２、発
明の名称 電界効果トランジスタ ３、補正をする者 事件との関係 特 許 出願人（０２９）沖電
気工業株式会社 ４、代理人 ５、補正命令の日付 昭和 年 月 Ｅｌ （
自発）６、補正の対象 明細書の特許請求の範囲および発明の詳細な説明の欄な
らびに図面の一部 ７、補正の内容 別紙の通り ７ 補正の内容 １）明細書の「２、特許請求の範囲」を別紙の通り訂正
する。 ２）明細書４頁７行ｒ Ｇａｏ、２Ｊ ｆ ｒ Ｇａｏ
、ｙ Ｊと訂正する。 ３）同４頁１３行ｒｐｔＪをｒＰｔＪ と訂正する。 ４）同５頁１行「この台地」を「２７はこの台地」と訂
正する１゜ ５）同５頁１２行および１３行ｒ ｎ＋Ｇａｏ、７Ａｔ
ｏ、３Ａｓ層２２の」を削除する。 ６）同５頁１５行「の７」を「２７」と訂正する。 ７）同７頁４行ｒＡ−Ａ線」をｒＢ−Ｂ線」と訂正する
。 ８）同８頁１６行および１７行「流れ」を「流量」と訂
正する。 ９）図面第２図（ａ）を別紙の通り訂正する。 ２、特許請求の範囲 電子親和力が相対的に小さいｎまたはｎ半導体層と電子
親和力が相対的に大きい不純物密度が充分少なくかつ自
由電子密度の高い電気伝導度の大きいチャンネルを有す
る第１の層とを少なくとも１庵以上交互に積層して形成
された超格子構造部と、この超格子構造部の界面に垂直
な側面上にこの超格子構造部を挾むように配置されたシ
ョットキー接合の平行な対をなしかつ２個のショットキ
ー障壁ポテンシャルに挾１れて形成される上記第１の層
に蓄秩した電子の界面方向の拡がりがこの電子の平均自
由行程より短くなる準−次元電子の状態となるように距
離が設定されたゲート電極と、このゲート電極を挾むよ
うに上記超格子構造部に形成されたソース電極およびド
レイン電極とよりなり、このソース電極とドレイン電極
の間に電圧を印加することにより上記準−次元電子ガス
をゲート電極面かつ第１の層に治った方向に流し７、ゲ
ート電極に印加されたバイアス電圧でその準−次元電子
のガスの流量を制御することを特徴とする電界効果トラ
ンジスタ。
Claims (1)
- 【特許請求の範囲】 電子親和力が相対的に小さいｎまたはｎ１導体層と電子
親和力が相対的に大きいキャリア密度が充分少なくかつ
自由電子密度の高い電気伝導度の大きいチャンネルを有
する第１の層とを少なくとも１層以上交互に積層して形
成された超格子構造部と、この超格子構造部の界面に垂
直な側面上にこの超格子構造部を挾むように配置された
ショットキー接合の平行な対をなしかつ２個のショット
キー障壁ポテンシャルに挾まれて形成される上記第１の
層に蓄積した電子の界面方向の拡がりがこの電子の平均
自由行程より短くなる準−次元電子の状訴となるように
距離が設定されたＰ−）電極と、このｙ−ト電極を挾む
よう【上記超格子構造部に形成されたソート電極および
ドレイン電極とよシなシ、このソース電極とドレイン電
極の間に電圧を印加することにより上記準−次元電子ガ
スをＰ−）電極面かつ第１の層に沿った方向に流し、ｆ
−）電極に印加されたバイアス電圧でその準−次元電子
のガスの流量を制御することを特徴とする電界効果トラ
ンゾスタ。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP57139686A JPS5931071A (ja) | 1982-08-13 | 1982-08-13 | 電界効果トランジスタ |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP57139686A JPS5931071A (ja) | 1982-08-13 | 1982-08-13 | 電界効果トランジスタ |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPS5931071A true JPS5931071A (ja) | 1984-02-18 |
| JPS6255314B2 JPS6255314B2 (ja) | 1987-11-19 |
Family
ID=15251063
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP57139686A Granted JPS5931071A (ja) | 1982-08-13 | 1982-08-13 | 電界効果トランジスタ |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS5931071A (ja) |
Cited By (5)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US4575924A (en) * | 1984-07-02 | 1986-03-18 | Texas Instruments Incorporated | Process for fabricating quantum-well devices utilizing etch and refill techniques |
| JPS61239267A (ja) * | 1985-04-17 | 1986-10-24 | Fuji Xerox Co Ltd | カラ−複写機の現像装置 |
| JPS6230380A (ja) * | 1985-03-11 | 1987-02-09 | Nippon Telegr & Teleph Corp <Ntt> | 電界効果型トランジスタ |
| EP0283276A3 (en) * | 1987-03-20 | 1988-11-09 | Fujitsu Limited | Semiconductor device having heterojunction and method for producing same |
| EP0262610A3 (en) * | 1986-09-29 | 1989-02-15 | Siemens Aktiengesellschaft | Two-dimensional electron gas switching device |
-
1982
- 1982-08-13 JP JP57139686A patent/JPS5931071A/ja active Granted
Cited By (5)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US4575924A (en) * | 1984-07-02 | 1986-03-18 | Texas Instruments Incorporated | Process for fabricating quantum-well devices utilizing etch and refill techniques |
| JPS6230380A (ja) * | 1985-03-11 | 1987-02-09 | Nippon Telegr & Teleph Corp <Ntt> | 電界効果型トランジスタ |
| JPS61239267A (ja) * | 1985-04-17 | 1986-10-24 | Fuji Xerox Co Ltd | カラ−複写機の現像装置 |
| EP0262610A3 (en) * | 1986-09-29 | 1989-02-15 | Siemens Aktiengesellschaft | Two-dimensional electron gas switching device |
| EP0283276A3 (en) * | 1987-03-20 | 1988-11-09 | Fujitsu Limited | Semiconductor device having heterojunction and method for producing same |
Also Published As
| Publication number | Publication date |
|---|---|
| JPS6255314B2 (ja) | 1987-11-19 |
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