JPS5932151A - 半導体装置の製造方法 - Google Patents

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】 本発明は半導体装置の製造方法に関するもので特に１（
導体装置の表面を多層配線を施すのに適した平坦化する
方法に関するものである。

従来から広く使用されている半導体装置の電極・配線の
製造方法を第１図に示す」二稈図によって説明する。ま
ず、同図（ａ）に示すように、種々の１程を経て半導体
基板１１」；に素工等を形成（図は省略）した後、電極
又は配線として用いられる第１導電層１２を形成し、こ
の第１導電層１２の表面にレジストを塗布し、これをパ
ターニングした後、レジストをマスクとしプラズマエツ
チング法等により第１導電層１２の−・部を除去した後
、レジストを除去する。次に、（１））に示すように、
残仔する第１導電層１２を含む基板１・、に絶縁層１３
を形成し、この絶縁層１：３にスルーポール１４を設け
る。その後（Ｃ）ニ示スようにスルーホール１４を含む
絶縁層１３」−に配線として用いられる第２導電層１５
を形成する。

このようにして構成される従来の方法では、プラズマエ
ツチング法等でエツチングされる第１導電層１２の加−
１−断面形状が基板１１に垂直で段差を有するため、こ
の」−に形成される絶縁層１３は第１導電層１２の端部
でオーバーバンク状になったり、第１導電層１２の側壁
部にはほとんと被着しない。そＱ）　”’＋’：果、絶
縁層＋３ｊ−に第２導電層１５を形成しても絶縁層１：
（のオーバーバンク状の部分で、第２導電層１５が著し
く薄くなるため配線抵抗が高くなり、’ｉｓ　；９体装
置の動作速度か遅くなったり、動作不良を起す欠点があ
った。そして極端な場合には、絶縁層１；３のオーバー
バンク状の部分て第２導電層１５が切れ、いわゆる断線
が起きてしまうので半導体装置の製造歩留りが著しく低
下する欠点があったさらに、オー・・−バンク状となっ
た部分の絶縁層１；３は厚さが均一・でな（、その電気
的耐圧も低いため、第１導電層１２と第２導電層１５と
の間の絶縁！１１′性が悪く、半導体装置の信頼性が低
下する欠点があった。

本発明はこれらの欠点を除去するためになされたもので
、半導体装置の表向を平坦化することにより、電気的な
耐圧が高く、信頼性に富む半導体装置を歩留り良く製造
する方法を堤供するものである。

以下、本発明を実施例によって詳細に説明する第２図（
Ａ）〜（Ｆｌ）は本発明による半導体装置の製造方法の
・実施例を示した１′、程図で、１．稈要所における半
導体装置の要部（本発明に関係する部分）の断面形状を
示している。図面の順番（Ａ）〜（Ｔ−１）にχ・ｊ応
させて上程を説明する。

（ハ）：まず、所定の処理（素子や絶縁膜の形成等）を
施した゛１′導体基板２１の１−に電極あるいは配線と
して用いられるアルミニラ１．（Ａｔ）や多結晶ノリコ
ンなどの第１の層（導電層）２２を形成し、次に高分子
レノスト（例えばンノプレイ社製品ＡＺ−１３５０．Ｊ
等）を塗布し、リソグラフィ技術によりレジストをパタ
ーニングし、レノストパタン２３を有する構造を得る。

（Ｂ）ニレジストパタン２３をマスクとし第１の層（導
電層）２２をプラズマエツチング法や湿式法により微細
加−１ニする。

（Ｃ）ニレジストパタン２３イ」きの第１の層２２を含
む基板」−に、シリコン酸化膜（５ｉＯ２）等の絶縁性
を示す第２の層（絶縁膜）２４をスパッタリング法や蒸
着法により、基板温度２００℃以下で形成する。基板温
度を２００　’Ｃ以下にする理［１目よ、第２の層２４
を形成する際にレジストパタン２：３の溶融を防ぐため
である。１−記第２の層（絶縁膜）２４は、第１の層（
導電層）２２やレノストパタン２；つの側壁にも堆積す
る。

この際、第１の層（導電層）２２やし／ストックタン２
；３の段差近傍においては、この段差の陰となり、８１
０２等の第２の層（絶縁膜）２４は多孔質となる。

（１−））ニレジスドパクン２３−１−の不用な第２の
層（絶縁膜）２４をレノストと共に除去するリフトオフ
工稈を施ず。Ｃのリフトオフを容易に行うには、第２の
層２４を腐食する溶液、例えば第２の層として５ｉ０２
を用いた場合には、弗酸を含む溶液に極く短時間浸ず上
程がイ１°効である。この上稈において、段；（１近傍
の多孔ｔ′ｉな絶縁膜もエンチ／り除Ｊ、：されリフト
オフを１１なった後の４１１１造は図に示すように第１
の層（〕９電層）２２と第２の層（絶縁膜）２／Ｉとの
間に深い溝２５が形成される。この溝２５は、次の条１
′１のもとては、幅０．５　／””　＋　Ｑ’ｉさＱ、
５　ｐｍのＶ字形となる１、 〔条件〕第１の層２２；利質はＡｔ又は多結晶シリコン
、膜厚はＱ、５７ｚｍで垂直エツチングしたもの。

レジストパタン２３；膜厚０５μｍ。

第２の層２４；利質は５１０２、膜厚は０．５１１ｍ、
スノ（ツタ法で５Ｘ　１０３１’ｏｒｒの圧力において
形成したもの。

（Ｅ）：基板面全面に導電層あるいは絶縁膜から成る第
３の層２６を形成する。この第３の層２６として例えば
５ｉ０２を０５１１ｍの厚さにスノク、、タ法を川も）
５Ｘ　１０３Ｔｏｒｒの圧力で形成すると、表面の凹凸
は、幅０．３　ｐｍで、深さ０．３μｍの溝となる。

（Ｆ’）　：　第３の層２６をドライエツチング法によ
り第１の層２２の表面が露出するまて工・ンチンクする
。

このドライエツチング法として、イオノン４・ワエンチ
／り法や反応性イオンエ・ノチンク法を川しすると、第
；うの層２（５の表面に生じた窪みの部分のエンチング
速度は、他の平坦な領域の工、ノチンク速度よりも小さ
くてきる。その結果、図に示すように第１の層２２と第
２の層２４との間に生した溝２５は、第３の層２６によ
って埋め込まれ平坦になる。

このエツチング−１−程の具体的な−・例を次に示す第
：３の層２Ｇは前記（Ｅ）の工程で例示した試料、すな
わち表面凹凸が幅０．３　ｐｍで深さ０３μｍの溝が生
している５１０２膜とし、この膜のエッチ７グを次の条
件のもとてイオンンヤ［クエソチンク法により行なった
。

１条ｆ′１〕（１）Ａｒイオンを使用し、その人則角は
試料面の法線にχ＋ｌ　して６０°て、衝突のエネルギ
ーは約５００　ｅＶである。（２１イオンエンチング中
は試料を回転した。その回転速度は５　ｒｐｍである。

このときのエツチンク速度は、第２の層２４及び第３の
層２Ｇの５ｉ０２膜ては３５０　Ａ／′ｍｉｎ、第１の
層２２としてＡｔを用いた場合のＡｔ膜ては３２０Ａ／
ｍｉｎ、同じく多結晶ソリコノ１摸を用いた場合には３
８０　Ａ／ｍｉｎである。

（Ｇ）・絶縁層２７を形成して、スルーポール２８を開
１１する。絶縁層２７としては、例えば５ｉ０２膜をス
パッタ法やＣＶＩ）法で形成したものが用いられる。

（ＩＮ）　：　ｔＩｒＩｒ電導電層２０成する。導電層
２９としては、例えばＡｔ膜をスパッタ法や真空蒸着法
で形Ｉ戊したものが用いられる。

以上、の工程を経て、図に見られるように、絶縁層２７
及び導電層２９が、１０川な表面１−に形成される。

このために、絶縁層２７は緻密な密度を自し、はぼ同一
・厚さで形成されるため、電気的耐圧を大きくてき、第
１の層（導電層）２２と導電層２９との間の絶縁！ｌＪ
＋’　１’ｌにす（れ、信頼性の高い半導体装置を製造
することができる。さらに、絶縁層２７に段差かなく、
導電層２９をほぼ同一の厚さに形成できるので、導電層
の一部が極端に薄くなることや断線することを防１１−
でき、半導体装置の製造歩留りを向１・、することがで
きる。

本発明の実施例（第２図）においては、第１の層（導電
層）２２をエツチングし、第２の層（絶縁膜）２４をリ
フトオフした場合を説明した。しかしながら、本発明は
１−記の場合と反対に、第１の層として絶縁膜を、第２
の層として導電層を用いる場合にも有効である。この場
合における第３の層としては、導電層あるいは絶縁層の
いずれであっても、半導体装置の表面の平坦化が図られ
、前述した効果は顕著である。

また、第２図に示した実施例においては、第３の層を形
成した後、トライエツチングを行なっている「第２図（
Ｅ）、　（Ｆ）Ｊｏｂかしながら、この第３の層の形成
とエツチングとを同時あるいは交互に行うことによって
も、第１の層と第２の層との間に生じた溝２５を埋め込
み８１芝川化がはかれる。第；３の層の形成とエツチン
グとを同時に、あるいは交９：に行なうに程は、第３図
や第４図に示す装置を用いて容易に実行できる。

第３図はプラズマスパッタリング装置を用いる場合の説
明図である。第２図（Ｄ）までのし程を経た基板３１を
基板ボルダ３２−１−６に設置し、また、スパッタリン
グ電極３：３」―に第３の層の源となるターゲット；３
４を取りイ・１ける。スパッタリング槽３５内を・度υ
１気した後、アルゴン等の不活性ガスを所定の１力（例
えは１０　′″−１０”ｆ’ｏｒｒ　）まで導入し、ス
パッタリング電極；つ；つに直流あるいは高周波（例え
ば１３．５（ｉ　ＭＩＩＺ　）の電圧を印加すると、１
−把手活性カスがイオン化し、ターゲット表面に高エネ
ルギーを自して衝突する。この衝突によってターゲット
３４の構成原子が叩き出され、この原子が基板３１１．
に堆積される。この際に、ノ、（板ボルタ３２に直流あ
るいは交流の電圧を印加すると、基板：３１も高エネル
ギーイオンの衝突を受け、再度Ｊｌ板から叩き出される
。この際、スパッタリング電極３３と基板ボルダ３２と
に投入する電力（例えばターゲットが直径２０　ｍｍφ
のとき３ｋＷ程度）を調整することにより、第２図（１
））における溝２５内への原子の到達速度を、溝内から
叩き出される速度以−１，とすることが出来る。その結
果、第２図（Ｄ）における溝２５は第３の層２６によっ
て埋め込まれ、第２図（Ｆ）に示すように平用になる。

なお、基板ホルタ３２への電圧の印加を、スパッタリン
グ電極３３への印加と同時ばかりでなく、交／７．に行
ってもすぐれた平坦化特性が得られる。

第４図はイオンビームスパッタリング装置を用いる場合
の説明図である。第２図（Ｄ）までの工程を経た基板４
１を装置内に設置した後、イオンガン４２から不活性ガ
スイオン（例えばＡｒ’）４３を引き出し、高エネルギ
ー（例えば５００　ｅＶ　）でターゲッ１−　／１４に
衝突させる。この衝突により、ターケラ１−構成１ｊ；
ｊ　（−（例えば５ｉ０２　）か叩き出され基板４１面
に到達する。この時に、他のイオンカン４５から引き出
した不活性カスイオン（例えばＡｒ’）４６を基板旧面
に衝突させると、基板面に到達したターケソト構成原子
の−・部が叩き出される。その結果、第；う図で説明し
たと同様な理由により、半導体装置の表面の平坦化が図
れる。こ−の場合も、第３の層２Ｇの形成とエツチング
とを同１１−に行っても交１１．に行ってもよい。

以１−のように、第３の層２６の形成とエツチングとを
同時あるいは交り：に行うことにより、第２図における
方法に比較して、半導体装置の製造時間をｆｔ７縮てき
る。このために、半導体装置を安価にてきる利点が本方
法にはある。

以−１−説明したように、本発明によれば表面を甲・担
化できるため、電気的耐圧が高く、信頼性に富む甲導体
装置を、高歩留りで製造することができる利点がある。

【図面の簡単な説明】

第１図（ａ）〜（Ｃ）は従来の半導体装置の電極・配線
の製造」−程説明図、第２図（Ａ）〜（１４）は本発明
による半導体装置の製造方法を示した１、程説明図第３
図は本発明の製造方法にプラズマスパッタリング装置を
用いる場合の説明図、第４図は同しくイオンビートスパ
ッタリング装置を用いる場合の説明図である。 ＋＋、　２＋　パ１１導体基板　Ｉ２・・・第１導電層
１３・絶縁層１／ｌ、　２８・・・スルーポール１５・
・第２導電層　　　２２・・・第１の層２；３・・・レ
ソストパタン　２４・・・第２の層２５・・・溝　　　
　　　　２Ｇ・・・第３の層２７・・・絶縁層　　　　
　２９・・・導電層３１．４１・・・基板　　　　；（
２・・基板ホルダ：３３・・スパッタリング電極 ３４．４４・・・ターゲット　３５・・・スパッタリン
グ槽４２、４５・・・イオンガン　４３．４６・・・不
活性ガスイオン特許出願人　日本電信電話公社 代理人弁理士　中村純之助 オ　１　圀 す２　図 オ　２の Ｍ’　３　ｒＡ ヤ４閂　。 ２

Claims (2)

【特許請求の範囲】
1. （１）　半導体基板１・、に第１の層を形成するに程と
   、該第１の層１；にレジストパクンを形成する工程と該
   レジストパクンをマスクとして］ユ記第１の層ヲエソヂ
   ７グする１−程と、−１−記し、シストパタンを４′？
   ；載した゛１１導体ノル板］−に第２の層を形成する」
   −稈と１−記しシストバタン、１〕の−に記第２の層を
   １−記しシストバタンと共に除去するリフトオフ１−稈
   と、第；３の層を形成しＩ・ライエツチングする１１程
   とを含むＣとを特徴とする半導体装置の製造方法。
2. （２）前記第：３の層に関する１１程において、該第：
   ３の層の形成とドライエツチングとを同時又は交１（：
   １に行うことを特徴とする特許請求の範囲第１項記載の
   ゛１１導体装置の製造方法。