JPS5932223A - デイジタル回路 - Google Patents
デイジタル回路Info
- Publication number
- JPS5932223A JPS5932223A JP14166882A JP14166882A JPS5932223A JP S5932223 A JPS5932223 A JP S5932223A JP 14166882 A JP14166882 A JP 14166882A JP 14166882 A JP14166882 A JP 14166882A JP S5932223 A JPS5932223 A JP S5932223A
- Authority
- JP
- Japan
- Prior art keywords
- bits
- signal
- bit
- digital
- circuit
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Pending
Links
Classifications
-
- H—ELECTRICITY
- H03—ELECTRONIC CIRCUITRY
- H03M—CODING; DECODING; CODE CONVERSION IN GENERAL
- H03M1/00—Analogue/digital conversion; Digital/analogue conversion
- H03M1/66—Digital/analogue converters
Landscapes
- Engineering & Computer Science (AREA)
- Theoretical Computer Science (AREA)
- Analogue/Digital Conversion (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
ａ 技術分野
本発明はディジタル回路に係り、符に汁１リイ能全低下
させずにディジタル信号のビット数を少くするディジタ
ル回路に関する。
させずにディジタル信号のビット数を少くするディジタ
ル回路に関する。
１） 技術的背部とその問題点
マイクロコンピュータ（以下マイコンとｈツーる）の好
及に伴ない、各種の制御回路ｒ（おいでも（ａ号ヲディ
ジタル峡として扱うことが多くなって、きた。ディンタ
ルで信号ｒ扱うときに起こる問題の一つにビット数で定
まる汁解吐があるいすなわらＮビットのディジタル信号
の分〕ψＩ ＭＦ ｋユ１．／２°であシ、それ以Ｆの
数値金板うことばＣき７１１．／）。従って、品分解能
の要求される１６号（・よビット数を多くしなければな
らない。
及に伴ない、各種の制御回路ｒ（おいでも（ａ号ヲディ
ジタル峡として扱うことが多くなって、きた。ディンタ
ルで信号ｒ扱うときに起こる問題の一つにビット数で定
まる汁解吐があるいすなわらＮビットのディジタル信号
の分〕ψＩ ＭＦ ｋユ１．／２°であシ、それ以Ｆの
数値金板うことばＣき７１１．／）。従って、品分解能
の要求される１６号（・よビット数を多くしなければな
らない。
しかしながら、多いビット数のＩｉ４号を常に扱うこと
ｅよ制御回路をへも価なものにする。十だ、機能的にも
ヒ′ット佐文を（或らきさる全書ｌい鳴汗がある。
ｅよ制御回路をへも価なものにする。十だ、機能的にも
ヒ′ット佐文を（或らきさる全書ｌい鳴汗がある。
その−例は１６ビツトマイコノｃ ｆＡ Ｊ９遥工”’
た信号を８ビツトマイコンに伝達する。１４１合である
。８ビツトマイコ７でも１６ビツトの信号光扱うことも
できるが、８ビット信号を扱うことをベースとして命令
体系が作らｈているため、１６ビツＩ・の信号ケ扱うた
めには多くの処理時間を必要とする。・亡のため高速処
理が要求される８ビットマイコン′＼与える信号ｉ１．
ｌ：８ビット以下にするのが好適Ｃある。
た信号を８ビツトマイコンに伝達する。１４１合である
。８ビツトマイコ７でも１６ビツトの信号光扱うことも
できるが、８ビット信号を扱うことをベースとして命令
体系が作らｈているため、１６ビツＩ・の信号ケ扱うた
めには多くの処理時間を必要とする。・亡のため高速処
理が要求される８ビットマイコン′＼与える信号ｉ１．
ｌ：８ビット以下にするのが好適Ｃある。
もう一つの例はディジタルアナログ変換器（以下Ｄ／Ａ
変換器）によつ−しアナログＭ、 Ｋ 変換−ｊる場合
である。例えば１６ビツトのディジタル信’−ｉ ｋそ
の分解能を維持したま凍アナログ信号に〉ヒ換するため
シこは、■６ビツトのディジタル信号を入力でき、かつ
高分解能・高梢１ｊ（の１）／Ａ変換器が必要となる。
変換器）によつ−しアナログＭ、 Ｋ 変換−ｊる場合
である。例えば１６ビツトのディジタル信’−ｉ ｋそ
の分解能を維持したま凍アナログ信号に〉ヒ換するため
シこは、■６ビツトのディジタル信号を入力でき、かつ
高分解能・高梢１ｊ（の１）／Ａ変換器が必要となる。
しかし実［コＡば１） ／ Ａ Ｔ換ヤｄの入力ビット
数には限りがあり、与える１８号のビット数も限られる
。また、入力ビット数の多いＤ／Ａ変挨器はど高価にな
るので、価格の面からもビット数の少ない方が望ましい
。
数には限りがあり、与える１８号のビット数も限られる
。また、入力ビット数の多いＤ／Ａ変挨器はど高価にな
るので、価格の面からもビット数の少ない方が望ましい
。
以上のような場合にｔ：１２、いくらビット数を多くし
て高分解能で演親を多くしても、次段Ｖζ伝達へれると
きには分解能が低下しでしまうド１１である。
て高分解能で演親を多くしても、次段Ｖζ伝達へれると
きには分解能が低下しでしまうド１１である。
多いビット数で演算された止弦波信号金少ないビット数
のＤ／Ａ変換器でアナログ信ぢシこ変換Ｌ ｆＶときの
正側のみの波形例を４）１図に示す。
のＤ／Ａ変換器でアナログ信ぢシこ変換Ｌ ｆＶときの
正側のみの波形例を４）１図に示す。
第１図の波形は正側だけで３ピツトの分解能を持つＤ／
Ａ変換器の出力であり、これ以上の正弦波の再現能力Ｃ
ない。而って、ビット数の多いディジタル信号の演算を
しても意味はない。
Ａ変換器の出力であり、これ以上の正弦波の再現能力Ｃ
ない。而って、ビット数の多いディジタル信号の演算を
しても意味はない。
Ｃ発明の目的
本発明（寸このようなｔｒ歌に鑑みｆ！、きれたもので
あり、比較的多いビット数のディジタＩし１□１弓ヲ少
ないビットれにｌすざるを得ないときＶこ、多いビット
数の持つ汁屏能全ビット数を少なく［７／ζディジタル
信号に形を変えで維持させることを目的とするものであ
る。
あり、比較的多いビット数のディジタＩし１□１弓ヲ少
ないビットれにｌすざるを得ないときＶこ、多いビット
数の持つ汁屏能全ビット数を少なく［７／ζディジタル
信号に形を変えで維持させることを目的とするものであ
る。
ｄ 発明の概要
本発明は、任意のビット数（Ｎビット）のディジタル１
８号をＮビットの上位ディジタル１汀号と残りのＫ（＝
Ｎ−Ｍ）ビットのＦ位デ・ｆジタル信冒に分け、前記■
ぐビットの最大値（＝２ とに対する前記■（ビット
の下位ディジタル信号のＩｌ＃ （ＸＬ ）の割合に応
じた時間比率（＝Ｘｔ、／２）の、鋪ｉｌｌ！ （８号
を発生する時間幅変調手段をイｊし、前記論理ｆハ゛弓
を前記Ｎビットの上位ディンタル１言号のｈ・［下位ビ
ットに加算して前記Ｎビットのディジタル信号の情報を
それよシ少ない（Ｍ＋１）ビットのディジタル信号に変
換すること金特徴としたデ・イジタル回路である。
８号をＮビットの上位ディジタル１汀号と残りのＫ（＝
Ｎ−Ｍ）ビットのＦ位デ・ｆジタル信冒に分け、前記■
ぐビットの最大値（＝２ とに対する前記■（ビット
の下位ディジタル信号のＩｌ＃ （ＸＬ ）の割合に応
じた時間比率（＝Ｘｔ、／２）の、鋪ｉｌｌ！ （８号
を発生する時間幅変調手段をイｊし、前記論理ｆハ゛弓
を前記Ｎビットの上位ディンタル１言号のｈ・［下位ビ
ットに加算して前記Ｎビットのディジタル信号の情報を
それよシ少ない（Ｍ＋１）ビットのディジタル信号に変
換すること金特徴としたデ・イジタル回路である。
ｅ 尾切の実施トリ
第２図は本発明を実施した一例の構成図で、Ｎビットの
ｙ５イジタ／Ｌ／（Ｎ号ｘ２少ないビット数Ｍのディジ
タ・し信号Ｘ′に変換し、ｌ） ／ Ａ １１ に％
７．凌で“アノ・ログｌオＶこ変換するものであり、Ｊ
、 ｔよ変１１１４回路、２はｔｔｎ Ｈ，回路、３
Ｇ、、Ｌ １．） 、／ Ａ 変４１ｑ ５ テ；９
ル。
ｙ５イジタ／Ｌ／（Ｎ号ｘ２少ないビット数Ｍのディジ
タ・し信号Ｘ′に変換し、ｌ） ／ Ａ １１ に％
７．凌で“アノ・ログｌオＶこ変換するものであり、Ｊ
、 ｔよ変１１１４回路、２はｔｔｎ Ｈ，回路、３
Ｇ、、Ｌ １．） 、／ Ａ 変４１ｑ ５ テ；９
ル。
与えられるＮビットの信号ｘ ｉ、ｔ ｒｖｉビットの
Ｆｒ＼ｒイ、４号Ｘ■Ｉと残りのＩ（（二Ｎ −Ｍ、
）ビットの１位イｄ号ＸＬとに汁離され、Ｋビットσ對
Ｆ位・は号は変調回路１を介して変調されたｌビットの
信号１号に変換きれる。この変調された１３号１３ Ｖ
ｔ７ＪＩ＋ ：、Ｌ回路２で上位信号ＸＨの最下位ビッ
ト（こ加算さ）Ｌ１加算回路２からＮビットのＪ）／Ａ
変換器３に与えらノｊ、る。
Ｆｒ＼ｒイ、４号Ｘ■Ｉと残りのＩ（（二Ｎ −Ｍ、
）ビットの１位イｄ号ＸＬとに汁離され、Ｋビットσ對
Ｆ位・は号は変調回路１を介して変調されたｌビットの
信号１号に変換きれる。この変調された１３号１３ Ｖ
ｔ７ＪＩ＋ ：、Ｌ回路２で上位信号ＸＨの最下位ビッ
ト（こ加算さ）Ｌ１加算回路２からＮビットのＪ）／Ａ
変換器３に与えらノｊ、る。
即ｊ’ｊ’Ｆ ｆｆｉ界易にするために、第３図に示す
構１戎例を参照しながら変調回路１をより詳しく説明す
る。
構１戎例を参照しながら変調回路１をより詳しく説明す
る。
第３図において、１■は一定周波数のパルスＰ ｆ 出
力する発振回路、１２は発振回路１１の出力パルスｐを
カウントするカウンタ、１３＆Ｉカウンタ１２のカウン
ト値Ｔと、変調回路１に与えられる下位信号ＸＬとの大
小関係分化Ｉべし、その出力１δ号ＢはＴよシもＸＬが
大きいときに１、他なま０となる１、第４図は上位信号
ＸＬのビット数を４、カウンタ１２も４ビツトカウンタ
としグこときの第：１図の回路の動作波形であり、（ａ
ＨＪ、カウンタ１２の出力Ｔ、Ｌ）は下位信号Ｘｔ１（
ｃ＋ｔよ比較回路１３、ｔなわち変り周回路１から出力
される変調σれた・信号１１の波形Ｃある０ カウンタ１２（ま発振回路１１から出力される一定周波
級のパルスＰをカウントするので（ａ）のように一定周
期の三角波信号Ｔを出力する。この三角波Ｉｉｔ号Ｔは
（１））の下位信号Ｘ１、と比較回路１３で比較され、
比較回路１３ ｉｄ： ｆａ）のＴよりも（１））のＸ
Ｌが人きい期間だけ１で、他の期間はＯとなる（（１）
の、Ｌうな信号を出力する。このように比較回路Ｊ３の
出力Ｂけカウンタ１２の出力Ｔの周期毎に１とＯとを交
Ｑ−にくり返し、そのＩの期間の時間幅は下位イバ舅Ｘ
、Ｌの大きさに比例したものとなる。従って、ノノウン
タ１２の出力Ｔの周期毎におりる比較回路Ｊ３の出力悟
りＢの平均値は下位信号Ｘｊの大きさと等しくなる。こ
のようにして、変調回路１の出力として、下位信号ＸＬ
の大きさに応じた時間比率でパルス幅ｌＲ画された信号
ＢがイＵられる。
力する発振回路、１２は発振回路１１の出力パルスｐを
カウントするカウンタ、１３＆Ｉカウンタ１２のカウン
ト値Ｔと、変調回路１に与えられる下位信号ＸＬとの大
小関係分化Ｉべし、その出力１δ号ＢはＴよシもＸＬが
大きいときに１、他なま０となる１、第４図は上位信号
ＸＬのビット数を４、カウンタ１２も４ビツトカウンタ
としグこときの第：１図の回路の動作波形であり、（ａ
ＨＪ、カウンタ１２の出力Ｔ、Ｌ）は下位信号Ｘｔ１（
ｃ＋ｔよ比較回路１３、ｔなわち変り周回路１から出力
される変調σれた・信号１１の波形Ｃある０ カウンタ１２（ま発振回路１１から出力される一定周波
級のパルスＰをカウントするので（ａ）のように一定周
期の三角波信号Ｔを出力する。この三角波Ｉｉｔ号Ｔは
（１））の下位信号Ｘ１、と比較回路１３で比較され、
比較回路１３ ｉｄ： ｆａ）のＴよりも（１））のＸ
Ｌが人きい期間だけ１で、他の期間はＯとなる（（１）
の、Ｌうな信号を出力する。このように比較回路Ｊ３の
出力Ｂけカウンタ１２の出力Ｔの周期毎に１とＯとを交
Ｑ−にくり返し、そのＩの期間の時間幅は下位イバ舅Ｘ
、Ｌの大きさに比例したものとなる。従って、ノノウン
タ１２の出力Ｔの周期毎におりる比較回路Ｊ３の出力悟
りＢの平均値は下位信号Ｘｊの大きさと等しくなる。こ
のようにして、変調回路１の出力として、下位信号ＸＬ
の大きさに応じた時間比率でパルス幅ｌＲ画された信号
ＢがイＵられる。
第３図および第４図のように変調された信号Ｂを上位信
号ＸＨｐ℃加）γして得られる加１？１回路２の出力Ｘ
′は平均値ＩＬ Ｊ：ｊえらｉしたＮピッＩ・のイ、１
号Ｘの汁Ｗ（能を持つもの又ある。＃！ Ｉ ｆン１と
同様に正弦波信号な・本発明によ−って］）／Ａ変換し
たときの出力波形例ｆ！：第５図に示！。第５図のよう
にＤ／Ａ変換器からは振１層がパルス幅変調さ）した正
弦波か１１５力さｉ］２、この波形の平均値は点線で示
されるように正弦波と良く一致する。従りて、Ｉ）／Ａ
変換器の出力全必要に応じてフィルタで３１′滑化する
ことによって、Ｎビットの分解能をｂつ波形にｆ１現す
ることができる。
号ＸＨｐ℃加）γして得られる加１？１回路２の出力Ｘ
′は平均値ＩＬ Ｊ：ｊえらｉしたＮピッＩ・のイ、１
号Ｘの汁Ｗ（能を持つもの又ある。＃！ Ｉ ｆン１と
同様に正弦波信号な・本発明によ−って］）／Ａ変換し
たときの出力波形例ｆ！：第５図に示！。第５図のよう
にＤ／Ａ変換器からは振１層がパルス幅変調さ）した正
弦波か１１５力さｉ］２、この波形の平均値は点線で示
されるように正弦波と良く一致する。従りて、Ｉ）／Ａ
変換器の出力全必要に応じてフィルタで３１′滑化する
ことによって、Ｎビットの分解能をｂつ波形にｆ１現す
ることができる。
第２図の変調回路ｌの構成例として絹３図のものを・示
したが、変調手段としてｔよこの方式に限らず、従来か
ら行なわれているパルス幅変ａｔ７Ｊ方式ｆ℃そのまま
適用−４−ろことがｉｊＪ能である。また、第２図およ
び第３図と同様の機能はマイコンのン７ト処理によって
も達成し得えること＆ｊ菖うまでもないＯ ｆ 発明の効果 以上のｈ見切のように本発明Ｖこよノ１ば、与えられた
ディジタル信号のビット数を少なくしても、必要に応じ
て高Ｓ＋解能のディジクル（７４号として（１現するこ
とが可能で、ビット数の少ない役価゛Ｃ小形なディジタ
ル回路を提供゛Ｊ−にとができる。
したが、変調手段としてｔよこの方式に限らず、従来か
ら行なわれているパルス幅変ａｔ７Ｊ方式ｆ℃そのまま
適用−４−ろことがｉｊＪ能である。また、第２図およ
び第３図と同様の機能はマイコンのン７ト処理によって
も達成し得えること＆ｊ菖うまでもないＯ ｆ 発明の効果 以上のｈ見切のように本発明Ｖこよノ１ば、与えられた
ディジタル信号のビット数を少なくしても、必要に応じ
て高Ｓ＋解能のディジクル（７４号として（１現するこ
とが可能で、ビット数の少ない役価゛Ｃ小形なディジタ
ル回路を提供゛Ｊ−にとができる。
第１図ｆｉ、本発明の詳細な説明するための７反形例、
第２図Ｑま不発ＩＪＩＪ全実施した一構成しリ、第：３
図はト１３２図における変調回路の一構成例、第４図は
第３図の変調回路の動作波形例、第５ ＋ａ ＋」：第
２図の構成による出力波形例である。 １・・・変調回路 ２・・・加−ｔｒ回路 ３・・・Ｉ） ／ Ａ変換器 １１・・・発振回路 １２・・・カウンタ １３・・・比較回路
第２図Ｑま不発ＩＪＩＪ全実施した一構成しリ、第：３
図はト１３２図における変調回路の一構成例、第４図は
第３図の変調回路の動作波形例、第５ ＋ａ ＋」：第
２図の構成による出力波形例である。 １・・・変調回路 ２・・・加−ｔｒ回路 ３・・・Ｉ） ／ Ａ変換器 １１・・・発振回路 １２・・・カウンタ １３・・・比較回路
Claims (1)
- Ｎビットのディジタ／ｌ／信号をＭビットの−に位ディ
ジタル信号と残りのＫ（＝ＮＭ）ビットのＵ′位ディジ
タル１詳号に分け、前記ｌくビットの最大値（＝２ ）
に対Ｊ−る前記ＲビットのＦ （＞ｒディジタセＩＲ号
の値（Ｘ、ｒ、 ）の割合に応じたｕ＜ｐ量比率Ｃ−４
Ｌ／２）の論理・１．ｖ号を発生する時間幅変調手段を
呵し、前記論理信号を前記Ｍビットの上位ディジタル信
号の最下位ビットにＵｕ博することを特徴とするディジ
タル回路。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP14166882A JPS5932223A (ja) | 1982-08-17 | 1982-08-17 | デイジタル回路 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP14166882A JPS5932223A (ja) | 1982-08-17 | 1982-08-17 | デイジタル回路 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPS5932223A true JPS5932223A (ja) | 1984-02-21 |
Family
ID=15297403
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP14166882A Pending JPS5932223A (ja) | 1982-08-17 | 1982-08-17 | デイジタル回路 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS5932223A (ja) |
Cited By (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS60191523A (ja) * | 1984-03-13 | 1985-09-30 | Matsushita Electric Ind Co Ltd | デイジタル−アナログ変換器 |
| JPS6269725A (ja) * | 1985-09-24 | 1987-03-31 | Nippon Motoroola Kk | 多値出力パルス幅変調回路 |
| JPH0164230U (ja) * | 1987-10-16 | 1989-04-25 |
-
1982
- 1982-08-17 JP JP14166882A patent/JPS5932223A/ja active Pending
Cited By (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS60191523A (ja) * | 1984-03-13 | 1985-09-30 | Matsushita Electric Ind Co Ltd | デイジタル−アナログ変換器 |
| JPS6269725A (ja) * | 1985-09-24 | 1987-03-31 | Nippon Motoroola Kk | 多値出力パルス幅変調回路 |
| JPH0164230U (ja) * | 1987-10-16 | 1989-04-25 |
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