JPS5933552A - デ−タ処理装置 - Google Patents
デ−タ処理装置Info
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- JPS5933552A JPS5933552A JP14290482A JP14290482A JPS5933552A JP S5933552 A JPS5933552 A JP S5933552A JP 14290482 A JP14290482 A JP 14290482A JP 14290482 A JP14290482 A JP 14290482A JP S5933552 A JPS5933552 A JP S5933552A
- Authority
- JP
- Japan
- Prior art keywords
- stack
- register
- area
- pointer
- section
- Prior art date
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- Pending
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-
- G—PHYSICS
- G06—COMPUTING OR CALCULATING; COUNTING
- G06F—ELECTRIC DIGITAL DATA PROCESSING
- G06F9/00—Arrangements for program control, e.g. control units
- G06F9/06—Arrangements for program control, e.g. control units using stored programs, i.e. using an internal store of processing equipment to receive or retain programs
- G06F9/30—Arrangements for executing machine instructions, e.g. instruction decode
- G06F9/30003—Arrangements for executing specific machine instructions
- G06F9/3004—Arrangements for executing specific machine instructions to perform operations on memory
- G06F9/30043—LOAD or STORE instructions; Clear instruction
Landscapes
- Engineering & Computer Science (AREA)
- Software Systems (AREA)
- Theoretical Computer Science (AREA)
- Physics & Mathematics (AREA)
- General Engineering & Computer Science (AREA)
- General Physics & Mathematics (AREA)
- Executing Machine-Instructions (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
〔発明の技術分野〕
本発明はスタック機能を有してなるデータ処理装置に関
する。
する。
従来のこの種スタック機能を有してなるデータ処理装置
の構成を第１図に示す。第１図において、１１は主記憶
部１ｏへの書込みを許可する区画を示すレジスタ群（以
下メモリプロテクトレジスタ部と称す）、１２１１−１
ニスタツク情報を格納するレジスタ群（以、下スタック
コントロールレジスタ部と称す）である。１３は主記憶
部１０のアドレスレジスタ（ＡＲ）、Ｊ ４は主記憶ア
クセス時のアドレスが書込み許可区画内にあるか否かを
判断する比較器（ＣＯＭ ）である。１５はスタックコ
ントロールレジスタ部１２のうちのスタック下限アドレ
スを格納するレジスタ、１６は同じく一ヒ限アドレスを
格納するレジスタ、１７は号？インクを格納するレジス
タである。
の構成を第１図に示す。第１図において、１１は主記憶
部１ｏへの書込みを許可する区画を示すレジスタ群（以
下メモリプロテクトレジスタ部と称す）、１２１１−１
ニスタツク情報を格納するレジスタ群（以、下スタック
コントロールレジスタ部と称す）である。１３は主記憶
部１０のアドレスレジスタ（ＡＲ）、Ｊ ４は主記憶ア
クセス時のアドレスが書込み許可区画内にあるか否かを
判断する比較器（ＣＯＭ ）である。１５はスタックコ
ントロールレジスタ部１２のうちのスタック下限アドレ
スを格納するレジスタ、１６は同じく一ヒ限アドレスを
格納するレジスタ、１７は号？インクを格納するレジス
タである。
このような構成をなすデータ処理装置において、スタッ
クオーバフローが生じ、スタック命令エラーとなった際
に、主記憶１ｏの別の領域にスタック領域の拡張を行な
う場合、従来では以下のような不都合が生じていた。即
ち、スタック領域を拡張する際、その拡張スタック領域
を書込み許可区画内におく必要があるが、この際、主記
憶１ｏへの書込み許可区画を示すメモリプロテクトレジ
スタ部１１が、通常、既にすべて使用されていることか
ら、スタックコントロールレジスタ部１２の各レジスタ
１５，１６゜１７の内容を設定し直して、他の領域にス
タックを拡張しても、その拡張されたスタック領域は主
記憶部１０の書込み保護下にある。従ってスタックコン
トロールレジスタ部１２を設定し直して、スタック領域
を拡張しても、その拡張されたスタック領域を拡張前の
常駐スタック領域と同様に扱うことができず、拡張され
たスタック領域を使用するためには、特定の命令を用意
しなければならないことから、スタックコントロールが
複雑化し、実用に供し難いという欠点を有していた。
クオーバフローが生じ、スタック命令エラーとなった際
に、主記憶１ｏの別の領域にスタック領域の拡張を行な
う場合、従来では以下のような不都合が生じていた。即
ち、スタック領域を拡張する際、その拡張スタック領域
を書込み許可区画内におく必要があるが、この際、主記
憶１ｏへの書込み許可区画を示すメモリプロテクトレジ
スタ部１１が、通常、既にすべて使用されていることか
ら、スタックコントロールレジスタ部１２の各レジスタ
１５，１６゜１７の内容を設定し直して、他の領域にス
タックを拡張しても、その拡張されたスタック領域は主
記憶部１０の書込み保護下にある。従ってスタックコン
トロールレジスタ部１２を設定し直して、スタック領域
を拡張しても、その拡張されたスタック領域を拡張前の
常駐スタック領域と同様に扱うことができず、拡張され
たスタック領域を使用するためには、特定の命令を用意
しなければならないことから、スタックコントロールが
複雑化し、実用に供し難いという欠点を有していた。
本発明は上記実情に鑑みなされたもので、スタック拡張
時において、その拡張されたスタック領域を拡張前のス
タック領域と共に、常に書込み許可区画に設定でき、主
記憶上に分散して置かれた拡張前のスタック領域及び拡
張されたスタック領域を常に一つのスタック領域として
使用することのできるデータ処理装置を提供することを
目的とする。
時において、その拡張されたスタック領域を拡張前のス
タック領域と共に、常に書込み許可区画に設定でき、主
記憶上に分散して置かれた拡張前のスタック領域及び拡
張されたスタック領域を常に一つのスタック領域として
使用することのできるデータ処理装置を提供することを
目的とする。
本発明は、スタックコントロールレジスタ部に、拡張さ
れたスタック領域の下限アドレス、上限アドレスを貯え
る一対のレジ１夕と、拡張前のスタック領域の下限アド
レス、上限アドレスを貯える一対のレジスタとを設け、
これら各レジスタを書込み許可区画を示すレジスタ部と
共用する構成として、スタック拡張時におけるスタック
コントロールレジスタ部の設定に伴い、拡張スタック領
域及び拡張前のスタック領域を共に書込み保護下から外
して書込み許可区画に設定し、主記憶上の互に別領域に
形成された拡張前及び拡張後の各スタック領域を常に一
つのスタック領域として使用できるようにしたものであ
る。
れたスタック領域の下限アドレス、上限アドレスを貯え
る一対のレジ１夕と、拡張前のスタック領域の下限アド
レス、上限アドレスを貯える一対のレジスタとを設け、
これら各レジスタを書込み許可区画を示すレジスタ部と
共用する構成として、スタック拡張時におけるスタック
コントロールレジスタ部の設定に伴い、拡張スタック領
域及び拡張前のスタック領域を共に書込み保護下から外
して書込み許可区画に設定し、主記憶上の互に別領域に
形成された拡張前及び拡張後の各スタック領域を常に一
つのスタック領域として使用できるようにしたものであ
る。
以下図面を参照して本発明の一実施例を説明する。第２
図は本発明の一実施例を示すブロック図である。図中、
１００はスタック領域が形成される主記憶部、１０１は
主記憶アクセス時のアドレスが書込み許可区画内にある
か否かを判断する比較器（ＣＯＭ）、１０２は主記憶部
１００のアドレス指定を行なうアドレスレジスタ（ＡＲ
）である。１０３Ａは主記憶部１００への書込み許可区
画を示すレジスタ群（以下メモリプロテクトレジスタ部
と称す）であｌ）、１０３Ｂは一部のレジスタを上記メ
モリプロテクトレジスタ部１０３Ａと共用するスタック
コントロールレジスタ部である。ＲＡＩ ＋ ＲＡｔ
、及ＵＲＢＩＲＢ、は上記スタックコントロールレジ
スタ部１０３Ｂのうち、メモリプロテクトレジスタ部１
０３Ａと共用される２対のレジスタであシ、レジスタＲ
Ａ、とＲＡ、、レジスタＲＢ、とＲＢ。
図は本発明の一実施例を示すブロック図である。図中、
１００はスタック領域が形成される主記憶部、１０１は
主記憶アクセス時のアドレスが書込み許可区画内にある
か否かを判断する比較器（ＣＯＭ）、１０２は主記憶部
１００のアドレス指定を行なうアドレスレジスタ（ＡＲ
）である。１０３Ａは主記憶部１００への書込み許可区
画を示すレジスタ群（以下メモリプロテクトレジスタ部
と称す）であｌ）、１０３Ｂは一部のレジスタを上記メ
モリプロテクトレジスタ部１０３Ａと共用するスタック
コントロールレジスタ部である。ＲＡＩ ＋ ＲＡｔ
、及ＵＲＢＩＲＢ、は上記スタックコントロールレジ
スタ部１０３Ｂのうち、メモリプロテクトレジスタ部１
０３Ａと共用される２対のレジスタであシ、レジスタＲ
Ａ、とＲＡ、、レジスタＲＢ、とＲＢ。
とがそれぞれ対をなす。この２対のレジスタＲＡＩ ｅ
ＲＡｔ 、及びＲＢ、、ＲＢ、には、拡張前及び拡張
後の各スタック領域における下限アドレス、及び上限ア
ドレスが選択的に貯えられる。
ＲＡｔ 、及びＲＢ、、ＲＢ、には、拡張前及び拡張
後の各スタック領域における下限アドレス、及び上限ア
ドレスが選択的に貯えられる。
通常とれらのスタック領域は偶数番地をもってメモリの
割付けが行なわれることから、上記各レジスタＲＡｌ
ｔ ＲＡｘ ＨＲＢＩ ｙ ＲＢＩの最下位ピッ）
（ＬＳＢ ）は°゛０″の値となっている。そこで本
発明の一実施例においては、上記各レジスタＲＡ、
、 ＲＡ、 、 ＲＢ、 、 ＲＢ、のうち、スタッ
ク下限アドレス（スタック拡張前における常駐スタック
領域の下限アドレス）を貯えるレジスタＲＡ、の最下位
ピッ） （ＬＳＢ ）をスタック拡張有無を示すフラグ
ビット（ＳＦ）として使用する。ここではスタック拡張
時に上記フラグビット（８Ｆ）に１”を立てるものとす
る。又、レジスタＲＡ、にはスタック拡張前における常
駐スタック領域の上限アドレスが格納され、レジスタＲ
Ｂ、には拡張されたスタック領域の下限アドレスが格納
され、レジスタＲＢ、にはスタック上限アドレス（拡張
スタック領域の上限アドレス）が格納される。又、スタ
ックコントロールレジスタ部１０３Ｂ内のＲｅはポイン
タを貯えるレジスタである。１０４はスタック拡張時に
おいて上記レジスタＲＣのポインタを待避するレジスタ
であシ、１０５Ｉ 、１θ５！は上記各レジスタのデー
タ転送に供される内部バスである。
割付けが行なわれることから、上記各レジスタＲＡｌ
ｔ ＲＡｘ ＨＲＢＩ ｙ ＲＢＩの最下位ピッ）
（ＬＳＢ ）は°゛０″の値となっている。そこで本
発明の一実施例においては、上記各レジスタＲＡ、
、 ＲＡ、 、 ＲＢ、 、 ＲＢ、のうち、スタッ
ク下限アドレス（スタック拡張前における常駐スタック
領域の下限アドレス）を貯えるレジスタＲＡ、の最下位
ピッ） （ＬＳＢ ）をスタック拡張有無を示すフラグ
ビット（ＳＦ）として使用する。ここではスタック拡張
時に上記フラグビット（８Ｆ）に１”を立てるものとす
る。又、レジスタＲＡ、にはスタック拡張前における常
駐スタック領域の上限アドレスが格納され、レジスタＲ
Ｂ、には拡張されたスタック領域の下限アドレスが格納
され、レジスタＲＢ、にはスタック上限アドレス（拡張
スタック領域の上限アドレス）が格納される。又、スタ
ックコントロールレジスタ部１０３Ｂ内のＲｅはポイン
タを貯えるレジスタである。１０４はスタック拡張時に
おいて上記レジスタＲＣのポインタを待避するレジスタ
であシ、１０５Ｉ 、１θ５！は上記各レジスタのデー
タ転送に供される内部バスである。
第３図＜ａ） ｔ （ｈ）、第４図（ａ） ＃ （ｂ）
、及び第５図（ａ）乃至（ｆ）はそれぞれ一実施例の動
作を説明するための図であυ、第３図（ａ） Ｉ （ｂ
）はスタック拡張前とスタック拡張後のスタックコント
ロールレジスタ部１０３Ｂの内容を示し、第４図（ａ）
＃ （ｂ）は第３図（ａ） ｅ （ｂ）に対応するス
タック拡張前及びスタック拡張後の各スタック領域を示
している。
、及び第５図（ａ）乃至（ｆ）はそれぞれ一実施例の動
作を説明するための図であυ、第３図（ａ） Ｉ （ｂ
）はスタック拡張前とスタック拡張後のスタックコント
ロールレジスタ部１０３Ｂの内容を示し、第４図（ａ）
＃ （ｂ）は第３図（ａ） ｅ （ｂ）に対応するス
タック拡張前及びスタック拡張後の各スタック領域を示
している。
第５図（、）乃至０）はスタック領域の各種使用状態を
示したもので、斜線で示す部分が今回の命令処理で使用
される又は解放しようとするスタック領域を示している
。
示したもので、斜線で示す部分が今回の命令処理で使用
される又は解放しようとするスタック領域を示している
。
ここで一実施例の動作を説明する。先ずスタック拡張動
作について説明する。スタック拡張前においては、第３
図（、）に示す如く、スタックコントロールレジスタ部
１０３Ｂのうちの、スタック下限アドレスを貯えるレジ
スタＲＡ、の最下位ビットを用いたスタック拡張有無を
示すフラグぎット（ＳＦ）の内容が、スタックの拡張無
しを示す′０”状態となっておシ、この際は、上記レジ
スタＲＡ、と対をなすレジスタＲＡ、の内容がスタック
上限アドレスとして扱われる。
作について説明する。スタック拡張前においては、第３
図（、）に示す如く、スタックコントロールレジスタ部
１０３Ｂのうちの、スタック下限アドレスを貯えるレジ
スタＲＡ、の最下位ビットを用いたスタック拡張有無を
示すフラグぎット（ＳＦ）の内容が、スタックの拡張無
しを示す′０”状態となっておシ、この際は、上記レジ
スタＲＡ、と対をなすレジスタＲＡ、の内容がスタック
上限アドレスとして扱われる。
（ａ）
このスタック拡張前のスタック領域を第４酢示す。この
際、スタックコントロールレジスタ部１０３Ｂのうちの
、上記した一対のレジスタＲＡ、 、 ＲＡ、は、メ
モリプロテクトレジスタ部１０３Ａのレジスタでもある
ので、この一対のレジスタＲＡ、、ＲＡ、で示されるメ
モリ領域は、書込み許可区画となっている。
際、スタックコントロールレジスタ部１０３Ｂのうちの
、上記した一対のレジスタＲＡ、 、 ＲＡ、は、メ
モリプロテクトレジスタ部１０３Ａのレジスタでもある
ので、この一対のレジスタＲＡ、、ＲＡ、で示されるメ
モリ領域は、書込み許可区画となっている。
ここで、上記レジスタＲＡ、 、 ＲＡ、で示される第
４図（、）のスタック領域を越える領域をスタック領域
として使用しようとすると、スタックオーバフローが発
生し、これがＯ８により検出される。このスタックオー
バフローの発生によ、り、Ｏ８は、主記憶部１００上の
第４図に示すスタック領域とは別の領域に新たにスタッ
ク拡張領域を確保する。例えば、Ｏ８が予めスタックの
予備領域を確保しておき、スタックオーバフローが検出
されることによって、その予備領域をスタック拡張領域
として開放する。更に、このスタック拡張領域を第４図
（、）に示す拡張前のスタック領域と全く同一に扱うこ
とのできるよう、以下のような制御動作が実行される。
４図（、）のスタック領域を越える領域をスタック領域
として使用しようとすると、スタックオーバフローが発
生し、これがＯ８により検出される。このスタックオー
バフローの発生によ、り、Ｏ８は、主記憶部１００上の
第４図に示すスタック領域とは別の領域に新たにスタッ
ク拡張領域を確保する。例えば、Ｏ８が予めスタックの
予備領域を確保しておき、スタックオーバフローが検出
されることによって、その予備領域をスタック拡張領域
として開放する。更に、このスタック拡張領域を第４図
（、）に示す拡張前のスタック領域と全く同一に扱うこ
とのできるよう、以下のような制御動作が実行される。
先ず、スタック拡張領域の下限アドレスをスタックコン
トロールレジスタ部１０３ＢのレジスタＲＢ、に格納す
るとともに、同領域の上限アドレスを上記レジスタ８Ｂ
、と対をなすレジスタＲＢ！に格納する。又、上記スタ
ックコントロールレジスタ部１０３Ｂのうちの、スタッ
ク下限アドレスを貯えるレジスタＲＡ、の最下位ビット
、即ちフラグビット（ＳＦ）に、スタック拡張有シを示
す１“の７ラグを立てる。更に、スタックコントロール
レジスタ部１０３Ｂのうちの、レジスタＲｅに貯えられ
ているポインタをレジスタ１０４に移し、上記レジスタ
ＲＣには上記スタック拡張領域の下限アドレス（Ｂ）を
新ポインタとして格納する。このスタック拡張後におけ
るスタックコントロールレジスタ部１０３Ｂの状態を第
３図（ｂ）に示し、そのスタック領域を第４図（ｂ）に
示す。この際は、上述の如く、スタックコントロールレ
ジスタ部１０３Ｂのうちの、スタック下限アドレスを貯
えるレジスタＲＡ、の最下位ビットを用いたスタック拡
張有無を示すフラグビットが” １ ” （ＳＦ＝“ビ
）となって、スタック領域が拡張されていることを示し
ており、スタック領域が、レジスタＲＡ、 。
トロールレジスタ部１０３ＢのレジスタＲＢ、に格納す
るとともに、同領域の上限アドレスを上記レジスタ８Ｂ
、と対をなすレジスタＲＢ！に格納する。又、上記スタ
ックコントロールレジスタ部１０３Ｂのうちの、スタッ
ク下限アドレスを貯えるレジスタＲＡ、の最下位ビット
、即ちフラグビット（ＳＦ）に、スタック拡張有シを示
す１“の７ラグを立てる。更に、スタックコントロール
レジスタ部１０３Ｂのうちの、レジスタＲｅに貯えられ
ているポインタをレジスタ１０４に移し、上記レジスタ
ＲＣには上記スタック拡張領域の下限アドレス（Ｂ）を
新ポインタとして格納する。このスタック拡張後におけ
るスタックコントロールレジスタ部１０３Ｂの状態を第
３図（ｂ）に示し、そのスタック領域を第４図（ｂ）に
示す。この際は、上述の如く、スタックコントロールレ
ジスタ部１０３Ｂのうちの、スタック下限アドレスを貯
えるレジスタＲＡ、の最下位ビットを用いたスタック拡
張有無を示すフラグビットが” １ ” （ＳＦ＝“ビ
）となって、スタック領域が拡張されていることを示し
ており、スタック領域が、レジスタＲＡ、 。
ＲＡ、で示される領域とレジスタＲＢ、、ＲＢ。
で示される領域とでなることを示している。すなわち、
ＳＦ＝″１”（スタック拡張時）においては、スタック
土１！Ｉ！アドレスがレジスタＲＡ、で示されるのでは
なく、レジスタＲＢ、で示され、２つのスタック領域を
つなぐアドレスがレジスタＲＡ ＠ ＋ ＲＢ Ｉで示
されることになる。ここで、拡張されたスタック領域を
示すレジスタＲＢ、。
ＳＦ＝″１”（スタック拡張時）においては、スタック
土１！Ｉ！アドレスがレジスタＲＡ、で示されるのでは
なく、レジスタＲＢ、で示され、２つのスタック領域を
つなぐアドレスがレジスタＲＡ ＠ ＋ ＲＢ Ｉで示
されることになる。ここで、拡張されたスタック領域を
示すレジスタＲＢ、。
ＲＢ、は上述したレジスタＲＡ、、Ｉ’ＬＡ、と同様に
メモリプロテクトレジスタ部１０３Ａのレジスタでもあ
るので、この一対のレジスタＲＢ、 。
メモリプロテクトレジスタ部１０３Ａのレジスタでもあ
るので、この一対のレジスタＲＢ、 。
ＲＢ、で示されるメモリ領域すなわち拡張されたスタッ
ク領域は、上記レジスタＲＡ、、ＲＡ。
ク領域は、上記レジスタＲＡ、、ＲＡ。
で示される拡張前のスタック領域と同様に書込み許可区
画となる。
画となる。
次に、上述の如くしてスタックの拡張がなされている際
の、°各種レジスタ類のスタックへの退避命令や、スタ
ック領域の確保命令等の実行動作について説明する。こ
れらの命令実行時においては、先ずスタックコントロー
ルレジスタ部１０３ＢのレジスタＲＡ、の最下位ぎット
を用いたフラダピッ）（ＳＦ）の内容が調べられる。
の、°各種レジスタ類のスタックへの退避命令や、スタ
ック領域の確保命令等の実行動作について説明する。こ
れらの命令実行時においては、先ずスタックコントロー
ルレジスタ部１０３ＢのレジスタＲＡ、の最下位ぎット
を用いたフラダピッ）（ＳＦ）の内容が調べられる。
ここでフラグビットがスタック拡張布シを示している（
ＳＦ＝″１＃）と、以下のスタックコントロール動作を
実行する。これを第５図（、）乃至（ｃ）を参照して説
明する。スタックコントロールレジスタ部１０３Ｂのレ
ジスタＲＣによυ示されるポインタが第５図（、）に示
す如く、拡張前のスタック領域にある際、新ポインタの
位置を計算して、その位置が同じスタック領域にあれば
、つまシ、レジスタＲＡ、で示されるアドレスＡよシ新
ポインタが小さければ、第５図（、）に斜線で示すスタ
ック領域が使用される。又、上記ポインタを基点とした
新ポインタがＡより大きければ、次に、レジスタＲＢ、
で示されるアドレスＢを基点とした新ポインタを引算し
、これがレジスタＲＢ、で示されるスタック上限アドレ
スよシ太きけれはオーバフローとし、小さければその新
ポインタまでの第５図（ｂ）に斜線で示すスタック領域
を使用する。この際、もとのポインタ（旧ポインタ）を
レジスタ１０４に格納する。
ＳＦ＝″１＃）と、以下のスタックコントロール動作を
実行する。これを第５図（、）乃至（ｃ）を参照して説
明する。スタックコントロールレジスタ部１０３Ｂのレ
ジスタＲＣによυ示されるポインタが第５図（、）に示
す如く、拡張前のスタック領域にある際、新ポインタの
位置を計算して、その位置が同じスタック領域にあれば
、つまシ、レジスタＲＡ、で示されるアドレスＡよシ新
ポインタが小さければ、第５図（、）に斜線で示すスタ
ック領域が使用される。又、上記ポインタを基点とした
新ポインタがＡより大きければ、次に、レジスタＲＢ、
で示されるアドレスＢを基点とした新ポインタを引算し
、これがレジスタＲＢ、で示されるスタック上限アドレ
スよシ太きけれはオーバフローとし、小さければその新
ポインタまでの第５図（ｂ）に斜線で示すスタック領域
を使用する。この際、もとのポインタ（旧ポインタ）を
レジスタ１０４に格納する。
次に 、４９インクが第５図（ｃ）に示すように、拡張
されたスタック領域にある際は、ポインタを基点として
新Ｉインタを計算し、との新、Ｊ？ポインタレジスタＲ
Ｂ、で示されるスタック上限アドレスよりも大きければ
オーバ７０−とし、小さければ第５図（、）に斜線で示
されるスタック領域を使用する。
されたスタック領域にある際は、ポインタを基点として
新Ｉインタを計算し、との新、Ｊ？ポインタレジスタＲ
Ｂ、で示されるスタック上限アドレスよりも大きければ
オーバ７０−とし、小さければ第５図（、）に斜線で示
されるスタック領域を使用する。
次に、第５図（ｄ）乃至（ｆ）を参照してスタック領域
の解放命令処理動作を説明する。ポインタがレジスタＲ
Ａ、で示されるスタック下限アドレスとレジスタＲＡ、
で示されるアドレスＡとの間にある場合は、従来と同様
にスタック領域の解放が行なわれる。ポインタがこの領
域にない場合、つまシボインタがレジスタＲＡ、で示さ
れるスタック下限アドレスよシ小さいか、若しくはレジ
ス４ＲＡ、より大きい場合、又は、ポインタがレジスタ
ＲＢ、で示されるアドレスＢとレジスタＲＢ、で示され
るスタック上限アドレスとの間にないときは、スタック
イリーガルとする。ポインタが上記したレジスタＲＢ、
、ＲＢ、で示されゐアドレスＢとスタック上限アドレス
との間にあるときは、以下の動作が行なわれる・ポイン
タを基点としてスタックを解放したときの新ポインタを
計算する。この新ポインタがレジスタＲＢ、で示される
アドレスＢよりも大きいときは、第５図（ｄ）に斜線で
示すように、そのままスタック領域の解放を行なう。又
、ポインタを基点とした新ポインタがレジスタＲＢＩで
示されるアドレスＢと一致したときは、第５図（、）に
斜線で示すように、そのままスタック領域の解放を行々
うが、この際は、レジスタ１０４から、旧ポインタを取
出し、とのポインタをスタックコントロールレジスタ部
１０３ＢのレジスタＲＣに格納してこれを新？インクと
する。又、ポインタを基点とした新ポインクがレジスタ
ＲＢ、で示されるアドレスＢより小さくなるときは、第
５図（ｆ）に斜線で示すように、ポインタから上記アド
レスＢｔでの領域を解放し、次にレジスタ１０４に格納
されている旧ポインタから解放すべきスタック領域の残
る領域を解放し、そこを新ポインタとする。但し、この
新ポインタがレジスタＲＡ、で示されるスタック下限ア
ドレスより小さくなるときは、スタックイリーガルとす
る。
の解放命令処理動作を説明する。ポインタがレジスタＲ
Ａ、で示されるスタック下限アドレスとレジスタＲＡ、
で示されるアドレスＡとの間にある場合は、従来と同様
にスタック領域の解放が行なわれる。ポインタがこの領
域にない場合、つまシボインタがレジスタＲＡ、で示さ
れるスタック下限アドレスよシ小さいか、若しくはレジ
ス４ＲＡ、より大きい場合、又は、ポインタがレジスタ
ＲＢ、で示されるアドレスＢとレジスタＲＢ、で示され
るスタック上限アドレスとの間にないときは、スタック
イリーガルとする。ポインタが上記したレジスタＲＢ、
、ＲＢ、で示されゐアドレスＢとスタック上限アドレス
との間にあるときは、以下の動作が行なわれる・ポイン
タを基点としてスタックを解放したときの新ポインタを
計算する。この新ポインタがレジスタＲＢ、で示される
アドレスＢよりも大きいときは、第５図（ｄ）に斜線で
示すように、そのままスタック領域の解放を行なう。又
、ポインタを基点とした新ポインタがレジスタＲＢＩで
示されるアドレスＢと一致したときは、第５図（、）に
斜線で示すように、そのままスタック領域の解放を行々
うが、この際は、レジスタ１０４から、旧ポインタを取
出し、とのポインタをスタックコントロールレジスタ部
１０３ＢのレジスタＲＣに格納してこれを新？インクと
する。又、ポインタを基点とした新ポインクがレジスタ
ＲＢ、で示されるアドレスＢより小さくなるときは、第
５図（ｆ）に斜線で示すように、ポインタから上記アド
レスＢｔでの領域を解放し、次にレジスタ１０４に格納
されている旧ポインタから解放すべきスタック領域の残
る領域を解放し、そこを新ポインタとする。但し、この
新ポインタがレジスタＲＡ、で示されるスタック下限ア
ドレスより小さくなるときは、スタックイリーガルとす
る。
上述した如く、スタックコントロールレジスタ部１０３
Ｂのうち、拡張前のスタック領域及び拡張されたスタッ
ク領域をそれぞれに示す２対のレジスタＲＡＩ ｅ
ＲＡＩ、ＲＢｓ 、ＲＢｓを主記憶部ｉｏｏの１込み
区画を示すメモリプロテクトレジスタ部１０３にと共用
する構成とじたことによシ、スタック拡張時に、上記書
込み許可区画の再設定を必要とせず、スタックコントロ
ールレジスタ部１０３Ｂの設定のみで、拡張されたスタ
ック領域を常に書込み許可区画におくことができ、簡巣
なスタック拡張制御手段にて拡張された領域を拡張前の
スタック領域と同様に扱うことができる。又、上記スタ
ックコントロールレジスタ部１０３Ｂのうちのレジスタ
ＲＡ、の最下位ビットに、スタックの拡張有無を示す制
御情報（ＳＦ）を格納しておくことによシ、ハードウェ
アを有効に使用してスタックの拡張並びに解放制御を効
率良く容易に行なうことができる。
Ｂのうち、拡張前のスタック領域及び拡張されたスタッ
ク領域をそれぞれに示す２対のレジスタＲＡＩ ｅ
ＲＡＩ、ＲＢｓ 、ＲＢｓを主記憶部ｉｏｏの１込み
区画を示すメモリプロテクトレジスタ部１０３にと共用
する構成とじたことによシ、スタック拡張時に、上記書
込み許可区画の再設定を必要とせず、スタックコントロ
ールレジスタ部１０３Ｂの設定のみで、拡張されたスタ
ック領域を常に書込み許可区画におくことができ、簡巣
なスタック拡張制御手段にて拡張された領域を拡張前の
スタック領域と同様に扱うことができる。又、上記スタ
ックコントロールレジスタ部１０３Ｂのうちのレジスタ
ＲＡ、の最下位ビットに、スタックの拡張有無を示す制
御情報（ＳＦ）を格納しておくことによシ、ハードウェ
アを有効に使用してスタックの拡張並びに解放制御を効
率良く容易に行なうことができる。
尚、上記した実施例では、ポインタが一つの場合につい
てのみ説明したが、２種の４？インクを用いるスタック
操作命令についても同様の動作となる。又、上記実施例
では、スタック拡張の有無を示す情報（ＳＦ）をスタッ
クコントロールレジスタ部１０３Ｂのうちの、レジスタ
ＲＡ。
てのみ説明したが、２種の４？インクを用いるスタック
操作命令についても同様の動作となる。又、上記実施例
では、スタック拡張の有無を示す情報（ＳＦ）をスタッ
クコントロールレジスタ部１０３Ｂのうちの、レジスタ
ＲＡ。
の最下位ビットに格納したが、他のレジスタを用いても
実現できる。
実現できる。
以上詳記したように本発明のスタック機能をもつデータ
処理装置によれば、拡張されたスタック領域を常に拡張
前のスタック領域と共に書込み許可区画におくことがで
き、主記憶上に分散配置された拡張前のスタック領域及
び拡張されたスタック領域を常に一つのスタックとして
使用するととができる。
処理装置によれば、拡張されたスタック領域を常に拡張
前のスタック領域と共に書込み許可区画におくことがで
き、主記憶上に分散配置された拡張前のスタック領域及
び拡張されたスタック領域を常に一つのスタックとして
使用するととができる。
第１図は従来のデータ処理装Ｎ忙おけるスタック機構を
示すブロック図、第２図は本発明の一実施例を示すブロ
ック図、第３図（、） 、 （ｂ） 、第４図（＋ａ）
Ｆ （ｂ）、及び第５図（、）乃至（ｆ）は、それぞ
れ上記実施例の動作説明図である。 １００・・・主記憶部、１０３ｋ・・・メモリプロテク
トレジスタ部、１０３Ｂ・・・スタックコントロールレ
ジスタ部、１０４ ｇ ＲＡＩ ｅ ＲＡＭ ｐ ｔ
ｔｉｓ、。 ＲＢ鵞 、ＲＣ・・・レジスタ。 ＠１図 第２図 第５図 第３図 第４図
示すブロック図、第２図は本発明の一実施例を示すブロ
ック図、第３図（、） 、 （ｂ） 、第４図（＋ａ）
Ｆ （ｂ）、及び第５図（、）乃至（ｆ）は、それぞ
れ上記実施例の動作説明図である。 １００・・・主記憶部、１０３ｋ・・・メモリプロテク
トレジスタ部、１０３Ｂ・・・スタックコントロールレ
ジスタ部、１０４ ｇ ＲＡＩ ｅ ＲＡＭ ｐ ｔ
ｔｉｓ、。 ＲＢ鵞 、ＲＣ・・・レジスタ。 ＠１図 第２図 第５図 第３図 第４図
Claims (1)
- 【特許請求の範囲】 （１，） スタック機能を有してなるデータ処理装置
において、スタック情報を貯えるスタックコントロール
レジスタ部のうち、スタック領域の下限及び上限アドレ
スを格納する少くとも２対のレジスタを主記憶の１゛込
み許可区画を示すレジスタと共用し、この共用する各レ
ジスタに、スタック拡張前及びスタック拡張後の各スタ
ック領域の下限及び上限アドレスを格納するととを特徴
とするデータ処理装置。 （２） スタック拡張時において、前記スタックコン
トロールレジスタのウチの、Ｗインタレジスタに格納さ
れたスタック拡張前のポインタを特定のレジスタに待避
させ、前記ポインタレジスタに、拡張されたスタック領
域のポインタを格納する特許請求の範囲第１項記載のデ
ータ処理装置。 （３）前記拡張されたスタック領域の解放時において、
前記特定のレジスタに格納されているポインタを前記ポ
インタレジスタに格納する特許請求の範囲第１項記載の
データ処理装置。 （４） スタック機能を有してなるデータ処理装置に
おいて、スタフ′り情報を貯えるスタックコントロール
レジスタ部のうち、スタック領域の下限及び上限アドレ
スを貯える少くとも２対のレジスタを書込み許可区画を
示すレジスタと共用し、この共用するレジスタのうちの
特定のレジスタの最下位ビットにスタックの拡張有無を
示す情報を格納してなることを特徴とするデータ処理装
置。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP14290482A JPS5933552A (ja) | 1982-08-18 | 1982-08-18 | デ−タ処理装置 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP14290482A JPS5933552A (ja) | 1982-08-18 | 1982-08-18 | デ−タ処理装置 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPS5933552A true JPS5933552A (ja) | 1984-02-23 |
Family
ID=15326309
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP14290482A Pending JPS5933552A (ja) | 1982-08-18 | 1982-08-18 | デ−タ処理装置 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS5933552A (ja) |
Cited By (5)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH01119593A (ja) * | 1987-11-02 | 1989-05-11 | Mitsubishi Metal Corp | 結晶育成装置 |
| JPH01255035A (ja) * | 1988-04-05 | 1989-10-11 | Matsushita Electric Ind Co Ltd | プロセサ |
| US5080873A (en) * | 1987-11-02 | 1992-01-14 | Mitsubishi Materials Corporation | Apparatus for growing crystals |
| JP2006202268A (ja) * | 2004-12-24 | 2006-08-03 | Kawasaki Microelectronics Kk | Ｃｐｕ |
| JP2009540438A (ja) * | 2006-06-06 | 2009-11-19 | クゥアルコム・インコーポレイテッド | プロセッサコアスタック拡張 |
-
1982
- 1982-08-18 JP JP14290482A patent/JPS5933552A/ja active Pending
Cited By (5)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH01119593A (ja) * | 1987-11-02 | 1989-05-11 | Mitsubishi Metal Corp | 結晶育成装置 |
| US5080873A (en) * | 1987-11-02 | 1992-01-14 | Mitsubishi Materials Corporation | Apparatus for growing crystals |
| JPH01255035A (ja) * | 1988-04-05 | 1989-10-11 | Matsushita Electric Ind Co Ltd | プロセサ |
| JP2006202268A (ja) * | 2004-12-24 | 2006-08-03 | Kawasaki Microelectronics Kk | Ｃｐｕ |
| JP2009540438A (ja) * | 2006-06-06 | 2009-11-19 | クゥアルコム・インコーポレイテッド | プロセッサコアスタック拡張 |
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