JPS5935247A

JPS5935247A - トレ−サ

Info

Publication number: JPS5935247A
Application number: JP57144305A
Authority: JP
Inventors: Akihisa Makita; 牧田　明久
Original assignee: NEC Corp; Nippon Electric Co Ltd
Current assignee: NEC Corp
Priority date: 1982-08-20
Filing date: 1982-08-20
Publication date: 1984-02-25
Also published as: JPH0427579B2

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】〔従来技術〕従来、この種のトレーサにおいては、トリガ発生回路が
第１図に示すように入力信号ｘｏｏ−１ｕ＝１．・・・
・・・、ｌ）と、トルー（ＴＲＵＥ））リガ指示信号ｘ
ｏｔ−ｔ（ｉ＝ｔ・−・−ｘ）と、コンブ’Ｊ　メｙ　
）　（ＣＯＭＰＬＥＭＥＮＴ））リガ指示信号１０２−
１（ｉ＝ｌ。

・・・・・・ｌ）と、トリガ無効指示信号１０３−ｉ（
ｉ＝１．・・・・・・りとを入力するアンドゲート１−
７゜２−ｉ＃　４（ｉ＝ｘ、・・・川、りとオアゲート
３−ｉ（ｉ＝ｌ、・・・・・・りから構成され、複数の
入力信号の各トリガ指示信号による組合せ条件を取って
、格納停止トリガ信号１０７を発生させていたため、１
つあるいは複数の入力信号をあるクロック数遅らせた信
号と、他の信号との組合せを取ってトリガを発生させる
ことができないという欠点があった。

〔発明の目的〕

本発明の目的は、外部から与えられるクロックによる１
２１７２分の遅れを複数のトリガ入力信−リ− 号ｆ寸個別にもたせ、前記遅れをもたされたトリガ入力
信号と遅れをもたされていない他のトリガ入力信号との
組合せ条件をとって、格納停止トリガを発生することに
より上記欠点を除去した装置を提供することにある。

〔発明の構成〕

不発明によると複数の入力信号をあらかじめ設定された
周期で内部記憶装置に格納するとともに前記内部記憶装
置のアドレスを更新する手段と、外部から与えられるク
ロックによる１２１７２分の遅れを複数のトリガ用入力
信号に個別にもたせる手段と、前記遅れをもたされたト
リガ用入力信号と遅れをもたされていない他の１つある
いは複数のトリガ用入力信号とのあらかじめ設定された
組合せ条件を敗って格納停止トリガを発生する手段と、
前記格納停止トリガが発生してからちらかじめ設定され
た周期分だけ入力信号全内部記憶装置に格納後に格納を
停止する手段と、格納停止後前記内部記憶装置に格納し
であるデータを出方する手段を含むことを特徴とするト
レーサが得られる。

〔実施例の説明〕

次に本発明について図面を参照して詳細に説明する。

本発明の第一の実施例を示す第２図において、本発明の
トレーサは、格納停止トリガ発生回路５と、内部記憶装
置６．７と、表示装置８と、内部記憶装置６．７のアド
レスを与えるカウンタ９゜１１と、格納停止トリガ発生
後に実際に内部記憶装置６への入力信号１００の格納を
停止するだめの信号を出力するカウンタ１０と、内部記
憶装置６への格納中を表示するフリップフロップ１５と
、カウンタ１０の更新を指示する７リツプフロツプ１６
と、内部記憶装置６から７へのデータの移送中全表示す
るフリップフロップ１７と、アンドゲート１２，１３．
１８と、オアゲート】４と、遅延回路１９，２０．２１
とで構成され、１１５は入力信号１００のサンプルタイ
ミングを与えるクロック信号、１１６は表示装量制御用
クロッ茗１１７は□このトレーサを有効とする外部から
のスイッチパルス信号である。

第３図は格納停止トリガ発生回路５の一例の詳細回路図
の一部であシ、外部から与えられるクロ、り信号１０９
によりディレィ信号を作り出すディレィ・フリップ７０
ツブ２ａ（ｉ＋−ｔ、・・・・・・、２３（ｉ）−ｎ（
ｉ＝ｌ、　２・・−・・ｋ）と、ディレィクロック数全
指示する信号１０８−ｉ（ｉ＝１．２・・・・・・ｋ）
をデコードするデコーダ２５−１（ｔ＝ｘ、　２・・−
・・ｋ）と、アントゲ−）　　１　−　　ｔ、　　　２
−　　ｔ、　　　２４（ｉ）−１，・・−・・２４（１
）−ｎ（ｉ＝１・・・・・・ｋ）と、オアゲートａ　−
ｉ　、　２２＝（ｔ＝ｔ、・・・・・・ｋ）とから構成
される。

第４図は、格納停止トリガ発生回路５の一例の詳細回路
図の残りの部分であり、外部から指示されたディレィを
付与された信号１０６−１．・・・・・・。

１０６−にと、ディレィを付与されていない入力　５　
− 信号１０６−に＋１．・・・・・・１０６−Ｊの条件を
とるアンドゲート１−に＋１・・印・、・旧・・、１−
１：、オアゲート３−に＋１．・・・・・・、　３−１
ｔと、アンドゲート４から構成される。

次に第２図〜第５図を使用して本発明のトレーサの動作
全説明する。

まず、トリガが発生してから幾らの周期のデータ全記憶
するかを外部からスイッチ等で設定し、その出力が信号
１１４となる。次に伺クロッ・りのディレィを信号にも
たせるかの指定を外部からスイッチ等で設定し、その出
力が信号１０８−ｉ（ｉ＝１．・・・・・・、ｋ）とな
る。その後、トレーサを有効状態にする指示がスイッチ
等により指定され、その出力が信号１１７上にパルスと
して入力されてくると、カウンタ１０に信号１１４がセ
ットされるとともに７リツプフロツプ１５がセットされ
、フリップフロップ１５の出力が１″となると、アンド
ゲート１２でクロック１１５とアンドがとられ、その出
力信号１２１が内部記憶装置６の書込み指示信号として
使用され、入力信号１００を＝　６− カウンタ９が指示するアドレスに書込む。また、信号１
２１はオアゲート１４、遅延回路１９を経て、カウンタ
９を更新する。上記のようにしてクロック毎に入力信号
を内部記憶装置６に書込む。

格納停止条件を回路５で検出すると、信号１０７が１”
となってフリ、プフロップ１６をセットし、クロック信
号１１５とアンドゲート１８でアンドがとられ、遅延回
路２１を経てカウンタ１０全更新する。カウンタ１０が
オーバーフローすると、信号１１８が６１”となって、
フリップフロップ１５．１６およびカウンタ９，１０．
１１をリセットするとともに、フリップフロップ１７を
セットして、内部記憶装置６から７へのデータの移送全
開始する。このときには、クロック信号１１６とフリッ
プフロップ１７の出力信号１２８のアンドがアンドゲー
ト１３でとられ、その出力信号１２２を内部記憶装置７
の書込み指示信号として使用するとともにオアゲート１
４、遅延回路１９を経てカウンタ９を更新する。また、
クロック信号１１６は、遅延回路２０を経てカウンタ１
１を更新する。

移送が終了するとカウンタ１１のオーバーフロー出力信
号１２９が１″となって、フリップフロップ１７がリセ
ットされる。その後、表示装置８と内部記憶装置７とは
クロック信号１１６により、スキャンしながら表示を行
う。

格納停止トリガ発生回路の動作としては、第３図の入力
信号１００−１および１００−２の信号のみディレィを
もたせるものとして説明する（即ちに＝２のとき）。入
力信号１ｏｏ＝（ｉ＝１゜・・・・・、ｌ）が′１″の
ときは、トルートリガが指示信号１ｏ１−１＜　ｉ＝ｌ
、・・・・・・、ＡＪが′１″のときに、アントゲ−ｚ
−ｔ＜ｔ＝１．・・・・・・。

りの出力が′１″となり、入力信号ｘｏｏ−ｉ（１二１
・・・・・・ｌ）が′０″のときはコンブリメントトリ
ガが指示信号１０２−ｉ（ｉ＝１．・・・・・・。

ｌ）が′１″のときに、アンドゲート２−ｉ（ｉ＝１．
・・・、りの出力が１″となシ、トリガ無効指示信号Ｉ
Ｑａ−ｔ（ｔ＝ｔ、・・・・・・、ｌ）が１″のときに
は、オアゲート２２−１（ｉ＝ｌ。

・・・・・・、ｌ）の出力が常に′１”となる。

いま、第５図において、Ａ、Ｂ、Ｃ，Ｄの信号がクロ゛
ツクＥに同期して変化しているような入力信号を考える
と、Ｎの信号が１″となってから３クロツク後でかつ、
Ｂの信号が０″となって、２クロ、り後に（Ｃ，Ｄ）＝
（１，１）となる時にトリガを発生させたい時には、第
３図で信号１０９にクロックＥを入力し、入力信号１０
０−１にＮの信号を、入力信号Ｚｏｏ−２にＢの信号を
入力し、第４図で入力信号１００−３，１００−４にそ
れぞれＣ，Ｄの信号を入力し、信号１０８−１で３を指
示し、信号１０８−２で２を指示し、１０１−１．１０
２−２，１０１−３，１０１−４，１０３−５〜ｌ”ｋ
″′１”とするように指示すると、フリップフロップ２
３−３が′１″とたった時に信号１０６−１が′１”と
なシ、このとき（Ｂ、Ｏ。

Ｄ）＝（０，１，１）であればアンドゲート４でアンド
条件が成立してトリガ信号１０７が１１”となる。

９− ［発明の効果〕本発明には以上説明したように、複数の入力信号個別に
外部クロックのｎ倍のディレィをもたせた後に、他の入
力信号との組合せ条件により、格納停止トリガを発生さ
せることにより、従来では困難であった複雑な条件によ
るトリガを与えることが可能となり、トレーサとしての
機能がより充実するという効果がある。

【図面の簡単な説明】

第１図は従来のトレーサのトリガ発生回路図、第２図は
本発明の一実施例を示すプロ、り回路図、第３図、第４
図は第２図の格納停止トリガ発生回路の一例の詳細図、
第５図はその説明用のタイムチャート例である。１−１．１−Ｊ！、２−１．・・・・・・２−１．４，
１２゜１３．１８・・・・・・アンドゲート、３−１．
・・・・・、３−”ｔ　１４．・・・・・・オアゲート
、６．７・・・・・・内部記憶装置、８・・・・・・表
示装置、９，１０．１１・・・・・・カウンタ、１５，
１６．１７・・・・・・フリップ７０ツブ、１０− １９．２０．２１・由・・遅延回路、２５−１．・・印
・２５−ｋ・・・・・・デコーダ。Ｊ％　　（ｒ、耳？１第　Ｚ　区第　３　図

Claims

【特許請求の範囲】

複数の入力信号をあらかじめ設定された周期で内部記憶
装置に格納するとともに前記内部記憶装置のアドレスを
更新する手段と、外部から与えられるクロックによるｎ
クロック分の遅れを複数のトリガ用入力信号に個別にも
たせる手段と、前記遅れ金もたされたトリガ用入力信号
と遅れをもたされていない他の１つあるいは複数のトリ
ガ用入力信号とのあらかじめ設定された組合せ条件を取
゛って、格納停止トリガを発生する手段と、前記格納停
止トリガが発生してからあらかじめ設定された周期分だ
け入力信号を内部記憶装置に格納後に格納を停止する手
段と、格納停止後前記内部記憶装置に浴納しであるデー
タを出力する手段を含むことを特徴とするトレーサ。