JPS5937610B2 - 電流切換型フリツプフロツプ回路 - Google Patents
電流切換型フリツプフロツプ回路Info
- Publication number
- JPS5937610B2 JPS5937610B2 JP50123373A JP12337375A JPS5937610B2 JP S5937610 B2 JPS5937610 B2 JP S5937610B2 JP 50123373 A JP50123373 A JP 50123373A JP 12337375 A JP12337375 A JP 12337375A JP S5937610 B2 JPS5937610 B2 JP S5937610B2
- Authority
- JP
- Japan
- Prior art keywords
- signal
- transistor
- potential
- circuit
- latch circuit
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Expired
Links
- 238000010586 diagram Methods 0.000 description 7
- 238000006243 chemical reaction Methods 0.000 description 5
- 239000003990 capacitor Substances 0.000 description 4
- 238000007796 conventional method Methods 0.000 description 1
- 230000007423 decrease Effects 0.000 description 1
- 238000007599 discharging Methods 0.000 description 1
- 230000010365 information processing Effects 0.000 description 1
Classifications
-
- H—ELECTRICITY
- H03—ELECTRONIC CIRCUITRY
- H03K—PULSE TECHNIQUE
- H03K3/00—Circuits for generating electric pulses; Monostable, bistable or multistable circuits
- H03K3/02—Generators characterised by the type of circuit or by the means used for producing pulses
- H03K3/26—Generators characterised by the type of circuit or by the means used for producing pulses by the use, as active elements, of bipolar transistors with internal or external positive feedback
- H03K3/28—Generators characterised by the type of circuit or by the means used for producing pulses by the use, as active elements, of bipolar transistors with internal or external positive feedback using means other than a transformer for feedback
- H03K3/281—Generators characterised by the type of circuit or by the means used for producing pulses by the use, as active elements, of bipolar transistors with internal or external positive feedback using means other than a transformer for feedback using at least two transistors so coupled that the input of one is derived from the output of another, e.g. multivibrator
- H03K3/286—Generators characterised by the type of circuit or by the means used for producing pulses by the use, as active elements, of bipolar transistors with internal or external positive feedback using means other than a transformer for feedback using at least two transistors so coupled that the input of one is derived from the output of another, e.g. multivibrator bistable
Landscapes
- Engineering & Computer Science (AREA)
- Power Engineering (AREA)
Description
【発明の詳細な説明】
本発明は情報処理に用いられる２値論理回路のうち電流
切換型フリップフロップ回路に関する。
切換型フリップフロップ回路に関する。
従来の電流切換型フリップフロップ回路ではクロック信
号、セット信号或はリセット信号が変化しかつこの時回
路の正出力或は負出力が論理的に低電位を維持している
場合、この正出力或は負出力には各入力信号の変化に対
応して望ましくない切換え雑音がその低電位に発生する
ものであった。
号、セット信号或はリセット信号が変化しかつこの時回
路の正出力或は負出力が論理的に低電位を維持している
場合、この正出力或は負出力には各入力信号の変化に対
応して望ましくない切換え雑音がその低電位に発生する
ものであった。
第１図に従来用いられてきた電流切換型フリップフロッ
プの回路図の一例を示す。
プの回路図の一例を示す。
第１図に於て１．２，３は各々入力電圧変換回路、マス
ターのラッチ回路、スレーブのラッチ回路であり４，５
は接地し６には−５，２０Ｖを加えている。
ターのラッチ回路、スレーブのラッチ回路であり４，５
は接地し６には−５，２０Ｖを加えている。
７，８゜９には各々基準電圧が印加され概ね−１，２９
０Ｖ、−２，５６０Ｖ、−２，６２０ＶＫ設定さレテイ
ル。
０Ｖ、−２，５６０Ｖ、−２，６２０ＶＫ設定さレテイ
ル。
１０はデータ信号入力端子、１１及び１２はクロック信
号入力端子、１３，１４は各々リセット信号入力端子、
セット信号入力端子であり１５゜１６は各々負出力端子
、正出力端子である。
号入力端子、１３，１４は各々リセット信号入力端子、
セット信号入力端子であり１５゜１６は各々負出力端子
、正出力端子である。
第２図にはこの回路を動作させた時のタイミング関係を
示し２６はクロック信号入力波形、２７はセット信号入
力波形、３１は高電位状態を維持しているデータ信号入
力波形、２８は第１図１８で示すところの上段共通エミ
ッタ電位波形、２９は第１図１９で示すところの下段共
通エミッタ電位波形、そして３０は低電位状態にある負
出力波形である。
示し２６はクロック信号入力波形、２７はセット信号入
力波形、３１は高電位状態を維持しているデータ信号入
力波形、２８は第１図１８で示すところの上段共通エミ
ッタ電位波形、２９は第１図１９で示すところの下段共
通エミッタ電位波形、そして３０は低電位状態にある負
出力波形である。
このような従来の回路のスレーブ側ラッチ回路に於て負
出力が低電位状態にある場合を考えると高電位のセット
信号の印加によって第１図２０及び２２に示すトランジ
スタが導通する場合、つまり第２図に於げるｔｌ、ｔ２
間或は１４，１．、間、とサンプリングされた高電位状
態のデータ信号がトランジスタ２１０ベースに加わり高
電位状態のクロック信号によってトランジスタ２１及び
２２が導通する場合、つまり第２図に於けるｔ。
出力が低電位状態にある場合を考えると高電位のセット
信号の印加によって第１図２０及び２２に示すトランジ
スタが導通する場合、つまり第２図に於げるｔｌ、ｔ２
間或は１４，１．、間、とサンプリングされた高電位状
態のデータ信号がトランジスタ２１０ベースに加わり高
電位状態のクロック信号によってトランジスタ２１及び
２２が導通する場合、つまり第２図に於けるｔ。
、ｔ１間あるいはｔ２．ｔ３間とではスレーブ側上段共
通エミッタ電位が２８に示す如く概ね４００ ｍＶ変動
する。
通エミッタ電位が２８に示す如く概ね４００ ｍＶ変動
する。
また同時に下段部に於てもクロック信号及びセット信号
が共に低電位状態で第１図２３で示すトランジスタが導
通する場合、つまり１３，１４間、とクロック信号或は
セット信号のいずれかが高電位状態にあって２２で示す
トランジスタが導通する場合、つまりｔ。
が共に低電位状態で第１図２３で示すトランジスタが導
通する場合、つまり１３，１４間、とクロック信号或は
セット信号のいずれかが高電位状態にあって２２で示す
トランジスタが導通する場合、つまりｔ。
、ｔ３間あるいは１４，１５間、とでは１９で示すとこ
ろのスレーブ側下段共通エミッタ電位が第２図２９に示
す如く概ね４００ｍＶ変動する。
ろのスレーブ側下段共通エミッタ電位が第２図２９に示
す如く概ね４００ｍＶ変動する。
この大きな電位変動が３０に示す如く低電位状態にある
負出力に現われる切換え雑音の決定的要因となっている
のである。
負出力に現われる切換え雑音の決定的要因となっている
のである。
すなわち第２図に於てクロック信号が高電位状態にある
時にセット信号が低電位から高電位状態に変化するｔ１
時の場合、スレーブ側ラッチ回路上段では導通だったト
ランジスタ２１が不導通となり替ってトランジスタ２０
が導通するがこの時上段共通エミッタ電位は１７で示さ
れるマスター側ラッチ回路の高電位出力と印加されるセ
ット信号の高電位の差だけ上昇し２８に示されるｖｌ
となる。
時にセット信号が低電位から高電位状態に変化するｔ１
時の場合、スレーブ側ラッチ回路上段では導通だったト
ランジスタ２１が不導通となり替ってトランジスタ２０
が導通するがこの時上段共通エミッタ電位は１７で示さ
れるマスター側ラッチ回路の高電位出力と印加されるセ
ット信号の高電位の差だけ上昇し２８に示されるｖｌ
となる。
この時共通エミッタに付加されている浮遊容量２４では
放電が行なわれコレクタ抵抗２２を通して放電されるた
めの電流が供給されるために低電位状態の負出力は一時
的に負方向への切換え雑音を発生する。
放電が行なわれコレクタ抵抗２２を通して放電されるた
めの電流が供給されるために低電位状態の負出力は一時
的に負方向への切換え雑音を発生する。
セット信号が高電位状態から低電位状態に変化するｔ２
時の場合は再びトランジスタ２１が導通となるために上
段共通エミッタ電位も元の電位ｖ２ に戻る３この時浮
遊容量２４では充電が行なわれ、浮遊容量２４を通して
も定電流源へ一時的に電流が供給されるので低電位状態
の負出力は一時的に正方向への切換え雑音が発生する。
時の場合は再びトランジスタ２１が導通となるために上
段共通エミッタ電位も元の電位ｖ２ に戻る３この時浮
遊容量２４では充電が行なわれ、浮遊容量２４を通して
も定電流源へ一時的に電流が供給されるので低電位状態
の負出力は一時的に正方向への切換え雑音が発生する。
クロック信号が低電位へと変化する５３時ではトランジ
スタの２０及び２１は共に不導通となり、及び下段では
トランジスタ２２に替ってトランジスタ２３が導通とな
りスレーブ側ラッチ回路はホールド状態となる。
スタの２０及び２１は共に不導通となり、及び下段では
トランジスタ２２に替ってトランジスタ２３が導通とな
りスレーブ側ラッチ回路はホールド状態となる。
この時２９で示すように第１図１９で示すところの下段
共通エミッタ電位は、入力電圧変換回路の高電位出力と
基準電位９との差だけ下降する。
共通エミッタ電位は、入力電圧変換回路の高電位出力と
基準電位９との差だけ下降する。
下段共通エミッタ部の浮遊容量２５では充電が行なわれ
この浮遊容量２５を通して定電流源への電流供給が一時
的に行なわれるために低電位状態にある負出力は一時的
に正方向への切換え雑音を発生する。
この浮遊容量２５を通して定電流源への電流供給が一時
的に行なわれるために低電位状態にある負出力は一時的
に正方向への切換え雑音を発生する。
クロック信号が低電位状態の中でセット信号に高電位が
印加されるｔ４時の場合は、上段ではトランジスタ２０
が、下段ではトランジスタ２２が各々導通となる。
印加されるｔ４時の場合は、上段ではトランジスタ２０
が、下段ではトランジスタ２２が各々導通となる。
このため浮遊容量２４では充電、浮遊容量２５では放電
が行なわれ低電位状態の負出力は一端正方向に上昇した
直後負方向へ切換え雑音が発生する。
が行なわれ低電位状態の負出力は一端正方向に上昇した
直後負方向へ切換え雑音が発生する。
これは下段への信号到着が上段よりもわずかに遅れるた
めである。
めである。
さらにセット信号が低電位状態に戻るｔ５時の場合には
、上段ではトランジスタ２０に替って一時的に２１が導
通となるが直後ホールド状態となり共に不導通となる。
、上段ではトランジスタ２０に替って一時的に２１が導
通となるが直後ホールド状態となり共に不導通となる。
一方下段ではトランジスタ２２に替ってトランジスタ２
３が導通となり浮遊容量２４．２５は共に充電が行なわ
れ、定電流源への電流供給がこれら２４．２５からも一
時的に供給されるので低電位状態の負出力は３０に示す
如く大きな切換え雑音がその正方向へ発生する。
３が導通となり浮遊容量２４．２５は共に充電が行なわ
れ、定電流源への電流供給がこれら２４．２５からも一
時的に供給されるので低電位状態の負出力は３０に示す
如く大きな切換え雑音がその正方向へ発生する。
ｔ５時のように２４．２５両浮遊容量の充電現象が重な
る時に最も大きな切換え雑音が発生することになる。
る時に最も大きな切換え雑音が発生することになる。
これらの動作は七ツト信号に替えてリセット信号を印加
した場合の正出力側についても全く同様に説明すること
ができる。
した場合の正出力側についても全く同様に説明すること
ができる。
このように従来のようにリセット信号、セット信号及び
クロック信号の高電位をそのままラッチ回路内トランジ
スタにそのまま印加したのでは」＝下段共にその共通エ
ミッタ電位の変動が大きく、そのために低電位状態の出
力に大きな切換え雑音が発生するという欠点がある。
クロック信号の高電位をそのままラッチ回路内トランジ
スタにそのまま印加したのでは」＝下段共にその共通エ
ミッタ電位の変動が大きく、そのために低電位状態の出
力に大きな切換え雑音が発生するという欠点がある。
本発明は電流切換型回路で構成したフリップフロップ回
路に於て外部から印加される七ツトリセット、及びクロ
ック各信号を、それら信号の高電位を適度に低く下げて
マスター及びスレーブの各ラッチ回路に印加することに
よってラッチ回路の共通エミッタ電位の変動を押え上記
欠点を除去し、低電位状態にある出力に現われる切換え
雑音を縮小改善できるようにした回路を提供するもので
ある。
路に於て外部から印加される七ツトリセット、及びクロ
ック各信号を、それら信号の高電位を適度に低く下げて
マスター及びスレーブの各ラッチ回路に印加することに
よってラッチ回路の共通エミッタ電位の変動を押え上記
欠点を除去し、低電位状態にある出力に現われる切換え
雑音を縮小改善できるようにした回路を提供するもので
ある。
夫々のエミッタが互いに接続された２個の第１、第２の
トランジスタを有し該第１及び第２のｌ・ランジスタの
ベースに与えられる電圧の高低に応じて当該第１及び第
２のトランジスタに選択的に電流を流すようになされた
４個のスイッチ回路Ｕ１゜Ｕ２．Ｕ３．Ｕ４がありＵｌ
の２つのトランジスタのエミッタを互に接続した点と、
Ｕ２の２つのトランジスタのエミッタを互に接続した点
とを接続し、その点をＵ４の第１のトランジスタのコレ
クタに接続しＵ３ の２つのトランジスタを互いに接続
した点をＵ４ の第２のトランジスタのコレクタに接続
しＵｌ の２つのトランジスタのコレクタをＵ３の第１
のトランジスタのコレクタと接続し、Ｕ２の２つのトラ
ンジスタのコレクタをＵ３の第２のトランジスタのコレ
クタを接続し、Ｕ３の第１及び第２のトランジスタのコ
レクタと電源端子１との間にそれぞれ抵抗器１、抵抗器
２を接続し、抵抗器１及び抵抗器２のコレクタ側に現わ
れる信号を出力信号としてとり出すと共に、Ｕ４の２つ
のトランジスタのエミッタを互いに接続した点と電源端
子２との間に電流源を接続するようなラッチ回路Ｌ□２
Ｕ２を有し第１のラッチ回路Ｌ１では抵抗器１側及び
抵抗器２側の出力信号をそれぞれＵ２の第２のトランジ
スタのベース、Ｕｏ の第２のトランジスタのベースに
加えると共にそれぞれＬ２のＵｌ の第１のトランジス
タのベース、Ｕ２の第１のトランジスタのベースにも接
続し、第２のラッチ回路Ｌ２では抵抗器１側及び抵抗器
２側の出力信号をそれぞれＵ３の第２及び第１のトラン
ジスタのベースに加え、Ｌｏ のＵ３の第１及び第２の
トランジスタのベースにはそれぞれデータ信号、基準電
圧Ｖ１ を加え、又Ｌ１ のＵｌの第１のトランジスタ
のベースとＬ２のＵ２の第２のトランジスタのベースに
はセット信号を加え、ＬｌのＵ２の第１のトランジスタ
のベースとＬ２のＵｌ の第２のトランジスタのベース
にはリセット信号を加え、Ｌｌ及びＬ２のＵ４の第２の
トランジスタのベースはそれぞれ基準電圧■２．ｖ３に
接続し、Ｌｌ 及びＬ２ のＵ４の第１のトランジスタ
のベースにはセット、リセット、及びクロックの゛ 各
信号の正論理の論理和を加えるような構成のＤタイプフ
リップフロラプ回路、及び同様にラッチ回路Ｌ１ を
基本要素とした構成のＪＫフリップフロップ回路に於て
、セット信号が論理和の入力とＬｌ、Ｌ２への入力とに
分岐する点Ａ、リセット信号が論理和の入力と、Ｌｌ、
Ｌ２への入力とに分岐する点Ｂ、クロック信号の論理和
への入力点Ｃ１これらＡ、Ｂ、Ｃ各点に加わるセット、
リセット、クロック各信号の高電位を外部から印加され
る各信号の高電位に比較して適度に低く例えば５０％未
満にすることを特徴とするフリップフロップ回路で本発
明は構成される。
トランジスタを有し該第１及び第２のｌ・ランジスタの
ベースに与えられる電圧の高低に応じて当該第１及び第
２のトランジスタに選択的に電流を流すようになされた
４個のスイッチ回路Ｕ１゜Ｕ２．Ｕ３．Ｕ４がありＵｌ
の２つのトランジスタのエミッタを互に接続した点と、
Ｕ２の２つのトランジスタのエミッタを互に接続した点
とを接続し、その点をＵ４の第１のトランジスタのコレ
クタに接続しＵ３ の２つのトランジスタを互いに接続
した点をＵ４ の第２のトランジスタのコレクタに接続
しＵｌ の２つのトランジスタのコレクタをＵ３の第１
のトランジスタのコレクタと接続し、Ｕ２の２つのトラ
ンジスタのコレクタをＵ３の第２のトランジスタのコレ
クタを接続し、Ｕ３の第１及び第２のトランジスタのコ
レクタと電源端子１との間にそれぞれ抵抗器１、抵抗器
２を接続し、抵抗器１及び抵抗器２のコレクタ側に現わ
れる信号を出力信号としてとり出すと共に、Ｕ４の２つ
のトランジスタのエミッタを互いに接続した点と電源端
子２との間に電流源を接続するようなラッチ回路Ｌ□２
Ｕ２を有し第１のラッチ回路Ｌ１では抵抗器１側及び
抵抗器２側の出力信号をそれぞれＵ２の第２のトランジ
スタのベース、Ｕｏ の第２のトランジスタのベースに
加えると共にそれぞれＬ２のＵｌ の第１のトランジス
タのベース、Ｕ２の第１のトランジスタのベースにも接
続し、第２のラッチ回路Ｌ２では抵抗器１側及び抵抗器
２側の出力信号をそれぞれＵ３の第２及び第１のトラン
ジスタのベースに加え、Ｌｏ のＵ３の第１及び第２の
トランジスタのベースにはそれぞれデータ信号、基準電
圧Ｖ１ を加え、又Ｌ１ のＵｌの第１のトランジスタ
のベースとＬ２のＵ２の第２のトランジスタのベースに
はセット信号を加え、ＬｌのＵ２の第１のトランジスタ
のベースとＬ２のＵｌ の第２のトランジスタのベース
にはリセット信号を加え、Ｌｌ及びＬ２のＵ４の第２の
トランジスタのベースはそれぞれ基準電圧■２．ｖ３に
接続し、Ｌｌ 及びＬ２ のＵ４の第１のトランジスタ
のベースにはセット、リセット、及びクロックの゛ 各
信号の正論理の論理和を加えるような構成のＤタイプフ
リップフロラプ回路、及び同様にラッチ回路Ｌ１ を
基本要素とした構成のＪＫフリップフロップ回路に於て
、セット信号が論理和の入力とＬｌ、Ｌ２への入力とに
分岐する点Ａ、リセット信号が論理和の入力と、Ｌｌ、
Ｌ２への入力とに分岐する点Ｂ、クロック信号の論理和
への入力点Ｃ１これらＡ、Ｂ、Ｃ各点に加わるセット、
リセット、クロック各信号の高電位を外部から印加され
る各信号の高電位に比較して適度に低く例えば５０％未
満にすることを特徴とするフリップフロップ回路で本発
明は構成される。
上記構成のフリップフロップ回路に於て外部から印加さ
れるセット、リセット、クロックの各信号を、それら各
信号の高電位を適度に低く下げてラッチ回路に印加する
ことによって、ラッチ回路の上下段共通エミッタ電位変
動を極力押え、その電位変動によって行なわれる浮遊容
量の充放電現象時の蓄積電荷量を極力少なくし、低電位
状態にある出力に現われる切換え雑音を縮小改善するこ
とができる。
れるセット、リセット、クロックの各信号を、それら各
信号の高電位を適度に低く下げてラッチ回路に印加する
ことによって、ラッチ回路の上下段共通エミッタ電位変
動を極力押え、その電位変動によって行なわれる浮遊容
量の充放電現象時の蓄積電荷量を極力少なくし、低電位
状態にある出力に現われる切換え雑音を縮小改善するこ
とができる。
次に本発明の第一実施例である第３図について説明する
。
。
この図はマスタースレーブ方式のＤタイプフリップフロ
ップの回路図であり、スレーブのラッチ回路３２、マス
ターのラッチ回路３３、入力電圧変換回路３４から構成
されており、４１はデータ信号入力端子、４２で示す２
つの端子はクロック信号入力端子、４３はす七ツト信号
入力端子、４４はセット信号入力端子、さらに４５゜４
６は各々負出力端子、正出力端子である。
ップの回路図であり、スレーブのラッチ回路３２、マス
ターのラッチ回路３３、入力電圧変換回路３４から構成
されており、４１はデータ信号入力端子、４２で示す２
つの端子はクロック信号入力端子、４３はす七ツト信号
入力端子、４４はセット信号入力端子、さらに４５゜４
６は各々負出力端子、正出力端子である。
３７゜３Ｂ、３９は各々基準電圧印加端子であり、ここ
では説明上端子３５，３６を接地し端子３７を−５，２
０Ｖに設定した場合について述べる。
では説明上端子３５，３６を接地し端子３７を−５，２
０Ｖに設定した場合について述べる。
この場合ラッチ回路に加わるリセット信号、七ツト信号
及びクロック信号の各信号の高電位を適度に下げる手段
として、クロック信号には抵抗５６及び５７、リセット
信号には抵抗５８、セット信号には抵抗５９を各々各信
号入力端子と直列に挿入し、これによって各信号が抵抗
６０，６１．６２゜６３によって抵抗分割されそのため
にラッチ回路上段に加わるリセット信号及び七ツト信号
の高電位を適度に低く下げることが可能であり同時に下
段に加わるリセット信号、セット信号及びクロック信号
の高電位を適度に低く下げることが可能となる。
及びクロック信号の各信号の高電位を適度に下げる手段
として、クロック信号には抵抗５６及び５７、リセット
信号には抵抗５８、セット信号には抵抗５９を各々各信
号入力端子と直列に挿入し、これによって各信号が抵抗
６０，６１．６２゜６３によって抵抗分割されそのため
にラッチ回路上段に加わるリセット信号及び七ツト信号
の高電位を適度に低く下げることが可能であり同時に下
段に加わるリセット信号、セット信号及びクロック信号
の高電位を適度に低く下げることが可能となる。
そのためにスレーブのラッチ回路に於て高電位のセット
信号を印加してトランジスタ５０゜５２が導通する場合
と、サンプリングされた高電位のデータ信号がトランジ
スタ５１０ベースに加わり高電位のクロック信号の印加
によってトランジスタ５１が導通する場合との、４８で
示す上段共通エミッタ電位の変動を従来より大幅に縮小
することができるのである。
信号を印加してトランジスタ５０゜５２が導通する場合
と、サンプリングされた高電位のデータ信号がトランジ
スタ５１０ベースに加わり高電位のクロック信号の印加
によってトランジスタ５１が導通する場合との、４８で
示す上段共通エミッタ電位の変動を従来より大幅に縮小
することができるのである。
同時に下段部に於てもリセット信号、セット信号及びク
ロック信号がいずれも低電位状態でトランジスタ５３が
導通する場合と、リセット信号或はクロック信号のいず
れかが高電位状態でトランジスタ５２が導通する場合と
では４９で示すところの下段共通エミッタ電位の変動を
従来より大幅に縮小することができるのである。
ロック信号がいずれも低電位状態でトランジスタ５３が
導通する場合と、リセット信号或はクロック信号のいず
れかが高電位状態でトランジスタ５２が導通する場合と
では４９で示すところの下段共通エミッタ電位の変動を
従来より大幅に縮小することができるのである。
このことがリセット信号、セット信号或はクロック信号
が変化してかつこの時回路の正出力あるいは負出力が論
理的に低電位を維持している場合にこの正出力あるいは
負出力に各信号の変化に対応して発生していた切換え雑
音を大幅に改善することにつながる。
が変化してかつこの時回路の正出力あるいは負出力が論
理的に低電位を維持している場合にこの正出力あるいは
負出力に各信号の変化に対応して発生していた切換え雑
音を大幅に改善することにつながる。
なぜなら４８或は４９で示される上段或は下段共通エミ
ッタ電位の変動を大幅に押えることによってその変動の
ために上段共通エミッタの浮遊容量５４、或は下段共通
エミッタの浮遊容量５５で行なわれる充電及び放電現象
時の蓄積電荷量を大幅に減らせうるからである。
ッタ電位の変動を大幅に押えることによってその変動の
ために上段共通エミッタの浮遊容量５４、或は下段共通
エミッタの浮遊容量５５で行なわれる充電及び放電現象
時の蓄積電荷量を大幅に減らせうるからである。
クロック信号が低電位状態にある中でセット信号を高電
位から低電位へ変化させた場合、浮遊容量５４及び５５
の充電現象が重なり従来の回路では特に大きな切換え雑
音が発生するものであったが直列抵抗５６，５７，５８
及び５９を挿入することにより極力押えることができる
。
位から低電位へ変化させた場合、浮遊容量５４及び５５
の充電現象が重なり従来の回路では特に大きな切換え雑
音が発生するものであったが直列抵抗５６，５７，５８
及び５９を挿入することにより極力押えることができる
。
第４図はこの第１の実施例の回路を動作させた時のタイ
ミング関係と各点の電圧波形を表わしたものであり６６
はクロック信号入力波形、６７はセット信号入力波形６
８は４８で示すところの上段共通エミッタ電位、６９は
４９で示すところの下段共通エミッタ電位波形、７０は
低電位状態の負出力波形、７１は高電位を維持している
データ信号入力波形である。
ミング関係と各点の電圧波形を表わしたものであり６６
はクロック信号入力波形、６７はセット信号入力波形６
８は４８で示すところの上段共通エミッタ電位、６９は
４９で示すところの下段共通エミッタ電位波形、７０は
低電位状態の負出力波形、７１は高電位を維持している
データ信号入力波形である。
第４図では負出力の低電位について記しであるがセット
信号をリセット信号に置き換えれば正出力の低電位状態
についても全く同様な説明がなされる。
信号をリセット信号に置き換えれば正出力の低電位状態
についても全く同様な説明がなされる。
第４図の点線波形は抵抗５６，５７゜５８．５９を挿入
しない場合である。
しない場合である。
次に本発明の第２の実施例である第５図について説明す
る。
る。
この図はマスタースレーブ方式のＪ−に型フリップフロ
ップの回路図であり、８１はＪ信号入力端子、８２はに
信号入力端子、８３はリセット信号入力、８４はセット
信号入力端子、８５はクロック信号入力端子、さらに８
６ 、８７は各々負出力端子、正出力端子である。
ップの回路図であり、８１はＪ信号入力端子、８２はに
信号入力端子、８３はリセット信号入力、８４はセット
信号入力端子、８５はクロック信号入力端子、さらに８
６ 、８７は各々負出力端子、正出力端子である。
７８゜７９．８０は各々基準電圧印加端子であり、ここ
では説明上端子７５，７６を接地し端子７７を−５，２
０Ｖに設定した場合について述べる。
では説明上端子７５，７６を接地し端子７７を−５，２
０Ｖに設定した場合について述べる。
この場合リセット信号には抵抗９４、セット信号には抵
抗９５、クロック信号には抵抗９６が各々各信号入力端
子に直列に挿入することによって各信号が抵抗分割され
そのためラッチ回路に加わるリセット信号、セット信号
、及びクロック信号の高電位を適度に低（下げることが
可能となる。
抗９５、クロック信号には抵抗９６が各々各信号入力端
子に直列に挿入することによって各信号が抵抗分割され
そのためラッチ回路に加わるリセット信号、セット信号
、及びクロック信号の高電位を適度に低（下げることが
可能となる。
そのため、実施例１と同様に８８で示すところの上段共
通エミッタ電位、及び８９で示すところの下段共通エミ
ッタ電位の変動を従来より大幅に縮小することができる
のである。
通エミッタ電位、及び８９で示すところの下段共通エミ
ッタ電位の変動を従来より大幅に縮小することができる
のである。
よってリセット信号、セット信号或はクロック信号が変
化してかつこの時回路の正出力或は負出力が論理的に低
電位を維持している場合に各信号の変化に対応して発生
していた切換え雑音を大幅に縮小改善することができる
。
化してかつこの時回路の正出力或は負出力が論理的に低
電位を維持している場合に各信号の変化に対応して発生
していた切換え雑音を大幅に縮小改善することができる
。
本発明は以上説明したように電流切換型フリップ・フロ
ップ回路に於て、印加される七ツトリセット及びクロッ
クの各信号を、それら信号の高電位を適度に低（下げる
レベル変換回路を通してマスター、スレーブ各ラッチに
印加することによって、低電位状態の出力に現われる切
換え雑音を縮小改善することができる。
ップ回路に於て、印加される七ツトリセット及びクロッ
クの各信号を、それら信号の高電位を適度に低（下げる
レベル変換回路を通してマスター、スレーブ各ラッチに
印加することによって、低電位状態の出力に現われる切
換え雑音を縮小改善することができる。
第１図は従来用いられているフリップフロップ回路図、
第２図は第１図に示された回路図を動作させた場合のタ
イミング関係及び各点の電圧波形、第３図は本発明の第
一実施例を示すフリップフロップ回路図、第４図は第３
図に示された回路図を動作させた場合のタイミング関係
及び各点の電圧波形、第５図は本発明の第二実施例を示
す。 ４．５，６，３５，３６，３７，７５，７６゜７７・・
・・・・電源端子、１０，４Ｌ８１，８２・・・・・・
データ入力端子、１１，１２，４２，８５・・・・・・
クロック入力端子、１３，４３，８３・・・・・・リセ
ット入力端子、１４，４４，８４・・・・・・セット入
力端子、１６．４６，８７・・・・・・正出力端、１５
，４５゜８６・・・・・・負出力端子、？、８，９，３
８，３９゜４０．７８，７９，８０・・・・・・基準電
圧印加端子、１．３４，７４・・・・・・入力電圧変換
回路、２，３３゜７３・・・・・・マスターのラッチ回
路、３，３２．γ２・・・・・・スレーブのラッチ回路
、１７，４７・・・・・・マスターのラッチ回路の出力
信号、１８，４Ｂ、８８・・・・・・スレーブのラッチ
回路の上段共通エミッタ端子、１９，４９，８９・・・
・・・スレーブのラッチ回路の下段共通エミッタ端子、
２４，５４，９２・・・・・・スレーブのラッチ回路の
上段共通エミッタ端子の浮遊容量、２５，５５，９３・
・・・・・スレーブのラッチ回路の下段共通エミッタ端
子の浮遊容量、１７゜５６．５７，５８，５９，６０，
６１．６２゜６３．６４，６５，９４，９５，９６，９
７゜９８．９９・・・・・・抵抗、２０，２１．２２，
２３゜５０．５１．５２，５３，９０，９１・・・・・
件うンジスタ。
第２図は第１図に示された回路図を動作させた場合のタ
イミング関係及び各点の電圧波形、第３図は本発明の第
一実施例を示すフリップフロップ回路図、第４図は第３
図に示された回路図を動作させた場合のタイミング関係
及び各点の電圧波形、第５図は本発明の第二実施例を示
す。 ４．５，６，３５，３６，３７，７５，７６゜７７・・
・・・・電源端子、１０，４Ｌ８１，８２・・・・・・
データ入力端子、１１，１２，４２，８５・・・・・・
クロック入力端子、１３，４３，８３・・・・・・リセ
ット入力端子、１４，４４，８４・・・・・・セット入
力端子、１６．４６，８７・・・・・・正出力端、１５
，４５゜８６・・・・・・負出力端子、？、８，９，３
８，３９゜４０．７８，７９，８０・・・・・・基準電
圧印加端子、１．３４，７４・・・・・・入力電圧変換
回路、２，３３゜７３・・・・・・マスターのラッチ回
路、３，３２．γ２・・・・・・スレーブのラッチ回路
、１７，４７・・・・・・マスターのラッチ回路の出力
信号、１８，４Ｂ、８８・・・・・・スレーブのラッチ
回路の上段共通エミッタ端子、１９，４９，８９・・・
・・・スレーブのラッチ回路の下段共通エミッタ端子、
２４，５４，９２・・・・・・スレーブのラッチ回路の
上段共通エミッタ端子の浮遊容量、２５，５５，９３・
・・・・・スレーブのラッチ回路の下段共通エミッタ端
子の浮遊容量、１７゜５６．５７，５８，５９，６０，
６１．６２゜６３．６４，６５，９４，９５，９６，９
７゜９８．９９・・・・・・抵抗、２０，２１．２２，
２３゜５０．５１．５２，５３，９０，９１・・・・・
件うンジスタ。
Claims (1)
- １ 定電流源に接続された電流切換回路および該電流切
換回路によって切換えられるフリップフロップ回路を有
するラッチ手段と、外部からのクロック信号、セット信
号およびリセット信号のうちの少な（とも１つのレベル
を低下させて前記ラッチ手段に印加するレベル低減手段
とを備えたことを特徴とする電流切換型フリップフロッ
プ回路。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP50123373A JPS5937610B2 (ja) | 1975-10-13 | 1975-10-13 | 電流切換型フリツプフロツプ回路 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP50123373A JPS5937610B2 (ja) | 1975-10-13 | 1975-10-13 | 電流切換型フリツプフロツプ回路 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPS5247359A JPS5247359A (en) | 1977-04-15 |
| JPS5937610B2 true JPS5937610B2 (ja) | 1984-09-11 |
Family
ID=14858968
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP50123373A Expired JPS5937610B2 (ja) | 1975-10-13 | 1975-10-13 | 電流切換型フリツプフロツプ回路 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS5937610B2 (ja) |
-
1975
- 1975-10-13 JP JP50123373A patent/JPS5937610B2/ja not_active Expired
Also Published As
| Publication number | Publication date |
|---|---|
| JPS5247359A (en) | 1977-04-15 |
Similar Documents
| Publication | Publication Date | Title |
|---|---|---|
| JP2897795B2 (ja) | サンプルホールド型位相比較回路 | |
| US3895240A (en) | Set preferring R-S flip-flop circuit | |
| US5258663A (en) | Reference voltage generating circuit having reduced power consumption | |
| US3060330A (en) | Three-level inverter circuit | |
| JPS59221113A (ja) | ２相信号発生回路 | |
| JPS611105A (ja) | 開閉可能電流源回路 | |
| US3961207A (en) | Output retaining electronic circuit | |
| JPH0114729B2 (ja) | ||
| US3462618A (en) | Waveform generator for generating a family of sinusoidal curves | |
| US3117240A (en) | Transistor inverter amplifier employing capacitor diode combination to provide synchronous output from synchronoulsy applied input | |
| JPS63254813A (ja) | サンプルドデータ回路 | |
| SU809569A1 (ru) | Формирователь тактовых сигналов | |
| JP2596385B2 (ja) | 半導体集積回路装置 | |
| JPH036032Y2 (ja) | ||
| JPH01245610A (ja) | ヒステリシスコンパレータ回路 | |
| JP2778611B2 (ja) | クロック断検出回路 | |
| JPS60220691A (ja) | 信号発生回路 | |
| KR950007840B1 (ko) | 게이트 어레이의 극성 판별회로 | |
| RU2692041C1 (ru) | Триггерный синхронный R-S триггер | |
| KR910004855Y1 (ko) | 지연 회로 | |
| JPS594231A (ja) | 高速論理回路 | |
| JPH03117912A (ja) | パルス発生回路 | |
| JPH0415628B2 (ja) | ||
| SU1256097A1 (ru) | Запоминающее устройство | |
| JPH056928B2 (ja) |