JPS593853B2 - 半導体素子の製造方法 - Google Patents
半導体素子の製造方法Info
- Publication number
- JPS593853B2 JPS593853B2 JP9821176A JP9821176A JPS593853B2 JP S593853 B2 JPS593853 B2 JP S593853B2 JP 9821176 A JP9821176 A JP 9821176A JP 9821176 A JP9821176 A JP 9821176A JP S593853 B2 JPS593853 B2 JP S593853B2
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- JP
- Japan
- Prior art keywords
- layer
- aluminum layer
- etching
- sio2 film
- semiconductor device
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Description
【発明の詳細な説明】
本発明は半導体素子の製造方法に関し、等に電極配線の
改良された半導体素子の製造方法を提供することを目的
とするものである。
改良された半導体素子の製造方法を提供することを目的
とするものである。
従来半導体装置の製造において半導体素子（以降素子と
略称する）に配線層を形成したのち電気絶縁被膜（以降
絶縁被膜と略称する）を積層被着する場合、あるいは配
線層を形成したのち絶縁被膜を積層被着する場合に、絶
縁被膜として低温酸化法（ＣＶＤ法：Ｃｈｅｍｉｃａｌ
Ｖ＆ｐｏｒＤｅｐｏｓｉｔｉｏｎ）によるＳｉＯ２膜、
コーティング用ＳｉＯ２をスピンオンシリカ（Ｓｐｉｎ
ｏｎＳｉｌｉｃａ）により形成されるＳｉＯ２膜が適用
されていた。
略称する）に配線層を形成したのち電気絶縁被膜（以降
絶縁被膜と略称する）を積層被着する場合、あるいは配
線層を形成したのち絶縁被膜を積層被着する場合に、絶
縁被膜として低温酸化法（ＣＶＤ法：Ｃｈｅｍｉｃａｌ
Ｖ＆ｐｏｒＤｅｐｏｓｉｔｉｏｎ）によるＳｉＯ２膜、
コーティング用ＳｉＯ２をスピンオンシリカ（Ｓｐｉｎ
ｏｎＳｉｌｉｃａ）により形成されるＳｉＯ２膜が適用
されていた。
次に上記を第１図ａないしｉに例示するＭ）ＳｉＣの１
部のＭｏｓｎ汀の製造工程はまずＮ型シリコン基板１の
主面にＳｉＯ２膜２を形成する（図ａ）。
部のＭｏｓｎ汀の製造工程はまずＮ型シリコン基板１の
主面にＳｉＯ２膜２を形成する（図ａ）。
次に前記ＳｉＯ２膜２に蝕刻を施して開口２ａ、２ａ’
を設け■）（図ｂ）。前記開口よりボロンの如きＰ型不
純物を拡散導入してソース、ドレインのＰ型５ 領域３
、３’ を形成する（図ｃ）。ついでＳｉＯ２膜を形成
（図ｃ）したのちゲート部形成のためのＳｉＯ２膜の除
去を施す（図ｄ）。前記ＳｉＯ２膜除去部を主にＳｉＯ
２のゲート酸化膜４を形成する（図ｅ）。次に前記ソー
ス、ドレイン領域３、、３’１０の一部を露出するため
の開孔３ａ、３ａ’を設け（図ｆ）たのち、配線金属層
のアルミニウム層５を被着し（図ｇ）、さらにこれに蝕
刻を施すためのフォトレジスト層６を積層して被着す■
）（図れ）。前記レジスト層６を所定のパターンに形成
し（図１５ｉ）、これをマスクとして前記アルミニウム
層５にエッチングを施す（図ｊ）。図ｊにおいて５’、
、、５”’は残留されたアルミニウム層で電極金属層と
なる。上記の如くなるＭＯＳＩＣにおいては各ＭＯＳク
０ トランジスタ間はＳｉＯ２膜２によつて離隔されて
いるので寄生モスの発生がある。
を設け■）（図ｂ）。前記開口よりボロンの如きＰ型不
純物を拡散導入してソース、ドレインのＰ型５ 領域３
、３’ を形成する（図ｃ）。ついでＳｉＯ２膜を形成
（図ｃ）したのちゲート部形成のためのＳｉＯ２膜の除
去を施す（図ｄ）。前記ＳｉＯ２膜除去部を主にＳｉＯ
２のゲート酸化膜４を形成する（図ｅ）。次に前記ソー
ス、ドレイン領域３、、３’１０の一部を露出するため
の開孔３ａ、３ａ’を設け（図ｆ）たのち、配線金属層
のアルミニウム層５を被着し（図ｇ）、さらにこれに蝕
刻を施すためのフォトレジスト層６を積層して被着す■
）（図れ）。前記レジスト層６を所定のパターンに形成
し（図１５ｉ）、これをマスクとして前記アルミニウム
層５にエッチングを施す（図ｊ）。図ｊにおいて５’、
、、５”’は残留されたアルミニウム層で電極金属層と
なる。上記の如くなるＭＯＳＩＣにおいては各ＭＯＳク
０ トランジスタ間はＳｉＯ２膜２によつて離隔されて
いるので寄生モスの発生がある。
そのためにこの寄生モスの発生を防ぐためにＳｉＯ２膜
２の膜厚は１．５〜２．５μであり、ゲート酸化膜４は
２００σＡという小なる膜厚であるため、前記両ＳｉＯ
２膜間２５には大きな段差がある。（第２図）。こゝで
上面に層厚１．０〜１．５μのアルミニウム層被着を行
なつた場合、段差部は０．５μ以下となり、さらに加え
て次に施されるアルミニウム層のパターン蝕刻において
、段差部の感光性樹脂との密着が悪いた３０めに蝕刻液
が浸入し第２図において点線で示す如き狭隘部５ａ〃を
生じ、該部にて断線を生ずるという重大な欠点がある。
本発明は上記従来の半導体素子の製造方法における欠点
を改良す■）ための半導体素子の製造方法３５を提供す
るものである。
２の膜厚は１．５〜２．５μであり、ゲート酸化膜４は
２００σＡという小なる膜厚であるため、前記両ＳｉＯ
２膜間２５には大きな段差がある。（第２図）。こゝで
上面に層厚１．０〜１．５μのアルミニウム層被着を行
なつた場合、段差部は０．５μ以下となり、さらに加え
て次に施されるアルミニウム層のパターン蝕刻において
、段差部の感光性樹脂との密着が悪いた３０めに蝕刻液
が浸入し第２図において点線で示す如き狭隘部５ａ〃を
生じ、該部にて断線を生ずるという重大な欠点がある。
本発明は上記従来の半導体素子の製造方法における欠点
を改良す■）ための半導体素子の製造方法３５を提供す
るものである。
本発明にかゝる半導体素子の製造方法は配線層のアルミ
ニウム層の表層を、り２ｏ３・ ｎｌｌ２０層に変える
処理を施し、該層を素子における絶縁被膜として用いる
もので、配線層との密着が極めて良好に得られる上に強
固な電気絶縁性を示すこと、さらに該層をマスクとして
アルミニウム層の蝕刻を施すことを特徴とする。
ニウム層の表層を、り２ｏ３・ ｎｌｌ２０層に変える
処理を施し、該層を素子における絶縁被膜として用いる
もので、配線層との密着が極めて良好に得られる上に強
固な電気絶縁性を示すこと、さらに該層をマスクとして
アルミニウム層の蝕刻を施すことを特徴とする。
以下に本発明を一実施例の半導体素子の製造方法につき
図面を参照して詳細に説明する。
図面を参照して詳細に説明する。
第３図ａないしｊに一例のＭＯＳＩＣの１部のＭＯＳＦ
ＥＴの製造工程を示す。図ａにおける１はＮ型シリコン
基板でその１主面にＳｉＯ２膜２を形成する（図ａ）。
次に前記ＳｉＯ２膜２に蝕刻を施して開口２ａ，２ｉを
設ける（図ｂ）。前記開口よりボロンの如きＰ型不純物
を拡散導入してソース、ドレインのＰ型領域３，３／
を形成する（図ｃ）。ついでＳｉＯ２膜を形成（図ｃ）
したのちゲート部形成のためのＳｉＯ２膜の除去を施す
（図ｄ）。前記ＳｉＯ２膜除去部を主にＳｉＯ２のゲー
ト酸化膜４を形成する（図ｅ）。次に前記ソース、ドレ
イン領域３，３′ の一部を露出するための開孔３ａ，
３１を設け（図ｆ）たのち、配線金属層のアルミ ニニ
ウム層１５を被着する（図ｇ）。次に沸騰水中にて約１
０分ないし２０分間処理を施すことにより、前記アルミ
ニウム層１５の露出表層にＭ２Ｏ３・ＮＨ２Ｏ嘗１６を
形成し、さらにフオトレジスト層を被着し所定のパター
ン形状に蝕刻成形したフオ ニトレジスト層１７を設け
る（図ｈ）。上記ん０３・ＮＨ２Ｏは処理温度８０℃に
て，Ａ２Ｏ３・３Ｈ２０（バイヤーマイト）、１００℃
にてＡ！２０３・１Ｈ２０（ベーマイト）に形成される
。なお加圧水蒸気中にて加熱しても同様に形成される。
次に前記フオトレジスト層１７をマスクとして前記Ｍ２
Ｏ３・ＮＨ２Ｏ層１６を蝕刻溶除する（図１）。上記蝕
刻にはフツ化アンモニウム（ＮＨ４Ｆ）、酢酸（ＣＨ３
ＣＯＯＨ）の混液を用いて好適する。次いで前記残留し
たＨｅ２Ｏ３・ＮＨ２Ｏ層１６′，１６Ｚ１６１をマス
クとしてアルミニウム層１５を一例のリン酸（Ｈ３ＰＯ
４）、硝酸ｕ込０３）、酢酸（ＣＨ３ＣＯＯＨ）、水の
混液でなる蝕刻液をもつて蝕刻溶除して夫々の回路パタ
ーン電極１５′，１５〃，１５Ｉ′ が形成される（図
ｊ）。上記の如く形成された本発明のＭＯＳＩＣにおけ
る配線アルミニウム層はその表層に形成したＡｌ２Ｏ３
・ＮＨ２Ｏ層を備え、該層はアルミニウム層との密着は
フオトレジスト層との密着性よりもすぐれ、またＡｌ２
Ｏ３・ＮＨ２Ｏ層とフオトレジスト層との密着性も良好
であるため、従来みられた段差部にまたがつて配設され
たアルミニウム層における狭隘部を生ぜず、艮質のＭＯ
ＳｌＣを得ることができるという顕着な利点がある。
ＥＴの製造工程を示す。図ａにおける１はＮ型シリコン
基板でその１主面にＳｉＯ２膜２を形成する（図ａ）。
次に前記ＳｉＯ２膜２に蝕刻を施して開口２ａ，２ｉを
設ける（図ｂ）。前記開口よりボロンの如きＰ型不純物
を拡散導入してソース、ドレインのＰ型領域３，３／
を形成する（図ｃ）。ついでＳｉＯ２膜を形成（図ｃ）
したのちゲート部形成のためのＳｉＯ２膜の除去を施す
（図ｄ）。前記ＳｉＯ２膜除去部を主にＳｉＯ２のゲー
ト酸化膜４を形成する（図ｅ）。次に前記ソース、ドレ
イン領域３，３′ の一部を露出するための開孔３ａ，
３１を設け（図ｆ）たのち、配線金属層のアルミ ニニ
ウム層１５を被着する（図ｇ）。次に沸騰水中にて約１
０分ないし２０分間処理を施すことにより、前記アルミ
ニウム層１５の露出表層にＭ２Ｏ３・ＮＨ２Ｏ嘗１６を
形成し、さらにフオトレジスト層を被着し所定のパター
ン形状に蝕刻成形したフオ ニトレジスト層１７を設け
る（図ｈ）。上記ん０３・ＮＨ２Ｏは処理温度８０℃に
て，Ａ２Ｏ３・３Ｈ２０（バイヤーマイト）、１００℃
にてＡ！２０３・１Ｈ２０（ベーマイト）に形成される
。なお加圧水蒸気中にて加熱しても同様に形成される。
次に前記フオトレジスト層１７をマスクとして前記Ｍ２
Ｏ３・ＮＨ２Ｏ層１６を蝕刻溶除する（図１）。上記蝕
刻にはフツ化アンモニウム（ＮＨ４Ｆ）、酢酸（ＣＨ３
ＣＯＯＨ）の混液を用いて好適する。次いで前記残留し
たＨｅ２Ｏ３・ＮＨ２Ｏ層１６′，１６Ｚ１６１をマス
クとしてアルミニウム層１５を一例のリン酸（Ｈ３ＰＯ
４）、硝酸ｕ込０３）、酢酸（ＣＨ３ＣＯＯＨ）、水の
混液でなる蝕刻液をもつて蝕刻溶除して夫々の回路パタ
ーン電極１５′，１５〃，１５Ｉ′ が形成される（図
ｊ）。上記の如く形成された本発明のＭＯＳＩＣにおけ
る配線アルミニウム層はその表層に形成したＡｌ２Ｏ３
・ＮＨ２Ｏ層を備え、該層はアルミニウム層との密着は
フオトレジスト層との密着性よりもすぐれ、またＡｌ２
Ｏ３・ＮＨ２Ｏ層とフオトレジスト層との密着性も良好
であるため、従来みられた段差部にまたがつて配設され
たアルミニウム層における狭隘部を生ぜず、艮質のＭＯ
ＳｌＣを得ることができるという顕着な利点がある。
また本発明は実施が容易であるとともに半導体素子の加
熱が低温でよいので、拡散領域の形状に変型を与えるこ
とも少ないなどの利点もある。なお、第４図ａには本発
明方法のアルミニウム層とＡｌ２Ｏ３・ＮＨ２Ｏ層との
一部断面写真（倍率５０００倍）にもとづく断面図と、
同図ｂに従来の方法におけるアルミニウム層とＳｉＯ２
層との一部の断面写真にもとづく断面図とを示し、両層
の密着性の相違が顕著に認められる。
熱が低温でよいので、拡散領域の形状に変型を与えるこ
とも少ないなどの利点もある。なお、第４図ａには本発
明方法のアルミニウム層とＡｌ２Ｏ３・ＮＨ２Ｏ層との
一部断面写真（倍率５０００倍）にもとづく断面図と、
同図ｂに従来の方法におけるアルミニウム層とＳｉＯ２
層との一部の断面写真にもとづく断面図とを示し、両層
の密着性の相違が顕著に認められる。
即ち図ｂにおいて両層の間に蝕刻液の流入による不所望
のアルミニウム層の蝕刻が顕著なるに比し、図ａの本発
明においてはこれが全く認められない。
のアルミニウム層の蝕刻が顕著なるに比し、図ａの本発
明においてはこれが全く認められない。
第１図ａないしｊは従来の半導体素子の製造方法を工程
順に示すいづれも断面図、第２図は従来の半導体素子の
一部を示す斜視図、第３図ａないしｊは本発明の半導体
素子の製造方法を工程順に示すいづれも断面図、第４図
は本発明を説明するための断面写真にもとづく断面図で
、同図ａは本発明同図ｂを従来のいづれも半導体素子を
示す。 １５・・・・・・アルミニウム層（配線層）、１６・・
・・・・Ａｌ２Ｏ３・ＮＨ２Ｏ層。
順に示すいづれも断面図、第２図は従来の半導体素子の
一部を示す斜視図、第３図ａないしｊは本発明の半導体
素子の製造方法を工程順に示すいづれも断面図、第４図
は本発明を説明するための断面写真にもとづく断面図で
、同図ａは本発明同図ｂを従来のいづれも半導体素子を
示す。 １５・・・・・・アルミニウム層（配線層）、１６・・
・・・・Ａｌ２Ｏ３・ＮＨ２Ｏ層。
Claims (1)
- １ 半導体素子の表面にアルミニウム配線層を形成する
工程と、次に前記素子を水または水蒸気中において加熱
しその表層部をＡｌ＿２Ｏ＿３・ｎＨ＿２Ｏ層とする工
程と、前記Ａｌ＿２Ｏ＿３・ｎＨ＿２Ｏ層に蝕刻を施し
て所定のパターンに形成する工程と、前記所定パターン
のＡｌ＿２Ｏ＿３・ｎＨ＿２Ｏ層をマスクとしてアルミ
ニウム配線層に蝕刻を施す工程とを具備した半導体素子
の製造方法。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP9821176A JPS593853B2 (ja) | 1976-08-19 | 1976-08-19 | 半導体素子の製造方法 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP9821176A JPS593853B2 (ja) | 1976-08-19 | 1976-08-19 | 半導体素子の製造方法 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPS5324287A JPS5324287A (en) | 1978-03-06 |
| JPS593853B2 true JPS593853B2 (ja) | 1984-01-26 |
Family
ID=14213634
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP9821176A Expired JPS593853B2 (ja) | 1976-08-19 | 1976-08-19 | 半導体素子の製造方法 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS593853B2 (ja) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS61137552U (ja) * | 1985-02-18 | 1986-08-26 |
-
1976
- 1976-08-19 JP JP9821176A patent/JPS593853B2/ja not_active Expired
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS61137552U (ja) * | 1985-02-18 | 1986-08-26 |
Also Published As
| Publication number | Publication date |
|---|---|
| JPS5324287A (en) | 1978-03-06 |
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