JPS594047A - 半導体装置の製造方法 - Google Patents
半導体装置の製造方法Info
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- JPS594047A JPS594047A JP57112942A JP11294282A JPS594047A JP S594047 A JPS594047 A JP S594047A JP 57112942 A JP57112942 A JP 57112942A JP 11294282 A JP11294282 A JP 11294282A JP S594047 A JPS594047 A JP S594047A
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- Japan
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- etching
- film
- insulating film
- manufacturing
- semiconductor device
- Prior art date
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- H—ELECTRICITY
- H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
- H10W—GENERIC PACKAGES, INTERCONNECTIONS, CONNECTORS OR OTHER CONSTRUCTIONAL DETAILS OF DEVICES COVERED BY CLASS H10
- H10W10/00—Isolation regions in semiconductor bodies between components of integrated devices
- H10W10/01—Manufacture or treatment
- H10W10/011—Manufacture or treatment of isolation regions comprising dielectric materials
- H10W10/014—Manufacture or treatment of isolation regions comprising dielectric materials using trench refilling with dielectric materials, e.g. shallow trench isolations
- H10W10/0143—Manufacture or treatment of isolation regions comprising dielectric materials using trench refilling with dielectric materials, e.g. shallow trench isolations comprising concurrently refilling multiple trenches having different shapes or dimensions
-
- H—ELECTRICITY
- H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
- H10W—GENERIC PACKAGES, INTERCONNECTIONS, CONNECTORS OR OTHER CONSTRUCTIONAL DETAILS OF DEVICES COVERED BY CLASS H10
- H10W10/00—Isolation regions in semiconductor bodies between components of integrated devices
- H10W10/10—Isolation regions comprising dielectric materials
- H10W10/17—Isolation regions comprising dielectric materials formed using trench refilling with dielectric materials, e.g. shallow trench isolations
Landscapes
- Local Oxidation Of Silicon (AREA)
- Drying Of Semiconductors (AREA)
- Element Separation (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
〔発明の技術分野〕
本発明は半導体装置の製造方法に係シ、特に、半導体基
板上で、隣接する各素子を゛電気的に絶縁分離するいわ
ゆる素子間分離法に関する。
板上で、隣接する各素子を゛電気的に絶縁分離するいわ
ゆる素子間分離法に関する。
従来、半導体集積回路の素子間分離法としては、寄生チ
ャネルの発生と寄生容量の低減をはかるだめ、絶縁膜代
表的にはシリコン酸化膜を素子分離領域（フィールド領
域）に形成する事が行われてきた。上記フィールド領域
へのシリコン酸化膜の形成方法としては、シリコン望化
膜を耐酸化性マスクとして用い１選択的にシリコン基板
を熱酸化して比較的厚い酸化膜を形成する選択酸化法が
良く知られている。しかし選択酸化法は、選択酸化中酸
化膜が耐酸化性マスクの周辺から鳥のくちばし状（バー
ズビーク）にくい込み、２μｍ以下のフィールド領域の
幅を加工する拳が事実上不可能であるという、微細化に
とって致命的な問題をかかえていた。また、従来の選択
酸化法はシリコン基板を高温で熱酸化するため、選択酸
化中シリコン基板に結晶欠陥が発生したシ、シリコン窒
化物が耐酸化性マスクとして使用したシリコン窒化膜下
のシリコン基板表面に形成されたシして、これらが原因
となって素子特性が低下するという間噴があった。
ャネルの発生と寄生容量の低減をはかるだめ、絶縁膜代
表的にはシリコン酸化膜を素子分離領域（フィールド領
域）に形成する事が行われてきた。上記フィールド領域
へのシリコン酸化膜の形成方法としては、シリコン望化
膜を耐酸化性マスクとして用い１選択的にシリコン基板
を熱酸化して比較的厚い酸化膜を形成する選択酸化法が
良く知られている。しかし選択酸化法は、選択酸化中酸
化膜が耐酸化性マスクの周辺から鳥のくちばし状（バー
ズビーク）にくい込み、２μｍ以下のフィールド領域の
幅を加工する拳が事実上不可能であるという、微細化に
とって致命的な問題をかかえていた。また、従来の選択
酸化法はシリコン基板を高温で熱酸化するため、選択酸
化中シリコン基板に結晶欠陥が発生したシ、シリコン窒
化物が耐酸化性マスクとして使用したシリコン窒化膜下
のシリコン基板表面に形成されたシして、これらが原因
となって素子特性が低下するという間噴があった。
そこで、シリコン基板を熱酸化しないで、選択的にフィ
ールド領域に酸化膜を配置する方法がいくつか提案され
ておシ、その一つとしてＬＯＰＡＳ法がある。
ールド領域に酸化膜を配置する方法がいくつか提案され
ておシ、その一つとしてＬＯＰＡＳ法がある。
第１図を用いて、このＬＯＰＡＳ法を説明する。
まず、（＾）に示すように、シリコン基板１１の素子形
成予定領域をレジストなどのマスク材１２でおおい、方
向性を持つイオンエツチングを行う事により、フィール
ド領域のシリコン基Φ 板１１を卸るいテーパー角を持たせてエラチンブレ、＠
ＪＪ（Ｊ、９１ ．１３２ ）を形成する。
成予定領域をレジストなどのマスク材１２でおおい、方
向性を持つイオンエツチングを行う事により、フィール
ド領域のシリコン基Φ 板１１を卸るいテーパー角を持たせてエラチンブレ、＠
ＪＪ（Ｊ、９１ ．１３２ ）を形成する。
次に、（ｂ）に示すようにスパッター蒸着法によシ表面
全面にシリコン酸化膜１４を蒸着する。次に緩衝弗酸液
で３０秒程度工、チングすると、上記蒸着したシリコン
酸化膜１４は急峻な段差部で平坦部よシはやくエツチン
グされる性質を持つため、（ｃ）に示すような構造にな
る。次にマスク材１２をエツチング除去すると、マスク
材１２上のス・平ツター酸化膜１４もリフトオフされ、
（ｄ）に示すようにフィールド領域がスフ９ツター酸化
膜１４で埋め込まれる。
全面にシリコン酸化膜１４を蒸着する。次に緩衝弗酸液
で３０秒程度工、チングすると、上記蒸着したシリコン
酸化膜１４は急峻な段差部で平坦部よシはやくエツチン
グされる性質を持つため、（ｃ）に示すような構造にな
る。次にマスク材１２をエツチング除去すると、マスク
材１２上のス・平ツター酸化膜１４もリフトオフされ、
（ｄ）に示すようにフィールド領域がスフ９ツター酸化
膜１４で埋め込まれる。
このＬＯＰＡＳ法によれば、分離用の酸化膜を形成する
のにシリコン基板を熱酸化していないため、従来の選択
酸化法において必要な高温長時間の熱工程が不袂となる
たに）、結晶欠陥の発生や素子特性の劣化の四′ＪｊＡ
を解決する事ができる。
のにシリコン基板を熱酸化していないため、従来の選択
酸化法において必要な高温長時間の熱工程が不袂となる
たに）、結晶欠陥の発生や素子特性の劣化の四′ＪｊＡ
を解決する事ができる。
しかしＬＯＰＡＳ法においては、７リコン基板のエツチ
ングをゆるやかな餉斜角をっけて行う事が必袂であシ、
このため第１図（−）に示す溝１３２のように、フィー
ルド領域の幅が２μｍ以下になると十分なエツチング深
さを得る事ができなくなる。そのため、結果として分離
用の絶縁膜の厚さが不十分になシ寄生チャネルや寄生容
量の発生の原因となる。十分なエツチング深さを得るた
め、上記シリコン基板のエツチング法として、急峻な段
差を形成できる異方性エツチングを利用すると、この部
分に蒸着したスパッター酸化膜も緩衝弗酸によるエツチ
ング速度がはやくなシ、容易に除去されてしまうので分
離絶縁膜としての１動きをなきなくなる。そのためこの
ＬＯＰＡＳ法でも、やはシ従来の選択酸化法と同様、幅
が２μｍ以下のフィールド領域の加工は事実上困難であ
シ、フィールド領域の微細化に対して大きな間眺を残し
ていた。
ングをゆるやかな餉斜角をっけて行う事が必袂であシ、
このため第１図（−）に示す溝１３２のように、フィー
ルド領域の幅が２μｍ以下になると十分なエツチング深
さを得る事ができなくなる。そのため、結果として分離
用の絶縁膜の厚さが不十分になシ寄生チャネルや寄生容
量の発生の原因となる。十分なエツチング深さを得るた
め、上記シリコン基板のエツチング法として、急峻な段
差を形成できる異方性エツチングを利用すると、この部
分に蒸着したスパッター酸化膜も緩衝弗酸によるエツチ
ング速度がはやくなシ、容易に除去されてしまうので分
離絶縁膜としての１動きをなきなくなる。そのためこの
ＬＯＰＡＳ法でも、やはシ従来の選択酸化法と同様、幅
が２μｍ以下のフィールド領域の加工は事実上困難であ
シ、フィールド領域の微細化に対して大きな間眺を残し
ていた。
本発明の目的は、かかる従来法の欠点に鑑みなされたも
ので、；Ｑ部長時間の酸化熱処理工程を行う事なくしか
も、１μｍ以下のフィールド領域の微細加工も可能とし
た新しい素子分離技術による半導体装置の製造方法を提
供する事にある。
ので、；Ｑ部長時間の酸化熱処理工程を行う事なくしか
も、１μｍ以下のフィールド領域の微細加工も可能とし
た新しい素子分離技術による半導体装置の製造方法を提
供する事にある。
本発明においては、まず半導体基板の菓子形成領域をマ
スク材でおおって、はぼ垂直に基板をエツチングし溝を
形成する。次に全面に第１の絶縁膜を堆積し１表面を平
坦化した後、平坦化膜と第１の絶縁膜を等しいエツチン
グ速度で均一にエツチングを行ない少なくとも上記マス
ク材の側面が４出するようにする。次に、第２の絶縁膜
を全面に堆積する。そしてこの第２の絶縁膜をその段差
部でエツチング速度の速いエツチング法でエツチングし
、露出したマスク材を除去することによって、フィール
ド領域に第１、第２の絶縁膜を選択的に、はぼ平坦な状
態で埋込んだ構造を得る。
スク材でおおって、はぼ垂直に基板をエツチングし溝を
形成する。次に全面に第１の絶縁膜を堆積し１表面を平
坦化した後、平坦化膜と第１の絶縁膜を等しいエツチン
グ速度で均一にエツチングを行ない少なくとも上記マス
ク材の側面が４出するようにする。次に、第２の絶縁膜
を全面に堆積する。そしてこの第２の絶縁膜をその段差
部でエツチング速度の速いエツチング法でエツチングし
、露出したマスク材を除去することによって、フィール
ド領域に第１、第２の絶縁膜を選択的に、はぼ平坦な状
態で埋込んだ構造を得る。
本発明によれば、従来法のように筒部長時間の酸化熱処
理工程を必要としないのはもちろん、リソグラフィー技
術の限界寸法までフィールド領域を微細化してしかも十
分な膜厚の分離用絶縁膜を形成できる。そのため例えば
１μｍ以下の分離幅でも前述の寄生チャネルを抑え寄生
容量を低減した十分な分離特性が得られるようになった
。また分離用絶縁膜の少なくとも一部がシリコン基板中
に埋め込まれているため、分離用絶縁膜形成後の半導体
表面は、はぼ平坦になシ、その後のリソグラフィー精度
を向上する事ができる。また本発明においては、累子領
域と接するフィールド領域周辺の絶縁膜厚をわずかに厚
くして、表面の平坦度をそこなわない程度に素子領域よ
シ盛シ上がらせる事ができる。これは、素子特性にとっ
て好ましい結果をもたらす。例えば第２図に示すように
基板２１にフィールド絶縁膜２２を完全に平坦に埋め込
み、その後ゲート絶縁膜２３、ダート電極２４を形成し
てＭＯＳ トランジスタを形成したとする。図はトラン
ジスタのチャネル幅Ｗ方向の断面図であるが、この構造
ではダート絶縁膜２３とフィールド絶縁膜２２が接する
コーナ一部２５１ 。
理工程を必要としないのはもちろん、リソグラフィー技
術の限界寸法までフィールド領域を微細化してしかも十
分な膜厚の分離用絶縁膜を形成できる。そのため例えば
１μｍ以下の分離幅でも前述の寄生チャネルを抑え寄生
容量を低減した十分な分離特性が得られるようになった
。また分離用絶縁膜の少なくとも一部がシリコン基板中
に埋め込まれているため、分離用絶縁膜形成後の半導体
表面は、はぼ平坦になシ、その後のリソグラフィー精度
を向上する事ができる。また本発明においては、累子領
域と接するフィールド領域周辺の絶縁膜厚をわずかに厚
くして、表面の平坦度をそこなわない程度に素子領域よ
シ盛シ上がらせる事ができる。これは、素子特性にとっ
て好ましい結果をもたらす。例えば第２図に示すように
基板２１にフィールド絶縁膜２２を完全に平坦に埋め込
み、その後ゲート絶縁膜２３、ダート電極２４を形成し
てＭＯＳ トランジスタを形成したとする。図はトラン
ジスタのチャネル幅Ｗ方向の断面図であるが、この構造
ではダート絶縁膜２３とフィールド絶縁膜２２が接する
コーナ一部２５１ 。
２５鵞で電界集中が起とシ、この部分で反転しやすくな
る。そのため、第３図に示したように、サゾスレッ７ユ
ホールドカレント特性をみるとコーナ一部２５１．２５
．の反転に起因するキンクＡがみられる。
る。そのため、第３図に示したように、サゾスレッ７ユ
ホールドカレント特性をみるとコーナ一部２５１．２５
．の反転に起因するキンクＡがみられる。
これに対し本発明の方法によりフィールド領域端部の絶
縁膜厚を例えば、０．１μ程度、菓子領域表面上シ盛υ
上がらせれば、第３図に点線で示すようにとのキンク特
性を完全に除去する事ができる。
縁膜厚を例えば、０．１μ程度、菓子領域表面上シ盛υ
上がらせれば、第３図に点線で示すようにとのキンク特
性を完全に除去する事ができる。
また本発明において、マスク材を除去して、フィールド
領域に第１および第２の絶縁膜を埋め込んだ後、酸化性
雰囲気中で熱処理をすることが望ましい。これにより、
第１および第２の絶縁膜が緻密化され、同時に基板と接
する界面も一部散化されて或気的な界面特性も改善され
る。
領域に第１および第２の絶縁膜を埋め込んだ後、酸化性
雰囲気中で熱処理をすることが望ましい。これにより、
第１および第２の絶縁膜が緻密化され、同時に基板と接
する界面も一部散化されて或気的な界面特性も改善され
る。
本発明の方法を第４図の実施例によって、詳細に説明す
る。第４図（−）に示すように１例えばＰＱＭシリコン
基板４ノを用意してこの基板上り素子形成予定領域に通
常のリソグラフィーを用いて下地ＳｔＯ□膜４２とマス
ク材として例えばＡＬｐＡ４ｓを形成する。
る。第４図（−）に示すように１例えばＰＱＭシリコン
基板４ノを用意してこの基板上り素子形成予定領域に通
常のリソグラフィーを用いて下地ＳｔＯ□膜４２とマス
ク材として例えばＡＬｐＡ４ｓを形成する。
その大、Ａｔ膜４３をマスクとして基板４１と同導電型
の不純物例えばピロンを例えば１３０ｋｅＶでイオン注
入する。このときボロンイオン注入１＠４４ｓはＡｔ膜
４３の下にも周辺がら、ｃｌぼガウス分布でまわシ込む
形で形成される。次にこのｋｌ膜４３をマスクとして、
フィールド領域のシリコン基板を例えば（）、５μ、異
方性ドライエツチング技術を用いてほぼ利直にエツチン
グして、（ｂ）に示すように溝４５を形成する（第１の
エツチング工程）。このとき、（ａ４５の側壁には、Ａ
ｔ膜４３下にまわり込んだイオン注入１＊４４ｔが残る
。次に同じマスクを用いて溝４５に基板４１と同４電型
の不純物例えばボロンをイオン注入してイオン注入層４
４冨を形成する。その後（、）に示すように、第１の絶
縁膜として例えばＣＶＤ５ＩＯ□膜４６１を０．７μｍ
程度堆積した後、このＣＶＤ５Ｉ０２膜の表面をなだら
かにする平坦化膜として例えば、レジスト膜４７を塗布
する。レノスト膜は流動性があるので、図に示すように
、表面がなだらかになる。レゾスト膜４７の代シにＰＳ
Ｇ ｌ：ｇ３などを用いてもよい。次にし、ノスト膜４
７とＣｖＤＳ１０２膜４６．のエツチング速度がほぼ等
しいエツチング条件で、異方性ドライエツチングを行う
（第２のエツチング工程）。このとき表面のなだらかな
形状が保たれたままエツチングが進行して、ＣＶＤ５１
０□膜４６、の表面もなだらかになるから、さらにエツ
チングを進行させて、（ｄ）に示すように、少なくとも
Ａｔ膜４３の１１４１１面が一部露出するまでエツチン
グする。次に、（ｅ）に示すように、全面に第２の絶縁
膜として例えばプラズマ疼囲気で形彫したＣＶＤ５Ｉ０
２ｆｔｇ ４６ Ｚを堆積する。その後例えば弗化アン
モニウムのような緩衝弗酸で例えば３０秒工、チングす
る。これによ、？ （ｆ）に示すようにＡｔ膜４３の側
壁に堆積したプラズマＣＶＤ５ＩＯ□ｊ換４６２は除去
され、Ａｔ膜４３の側壁が露出される。次にＡｔＪＩ＠
４３を例えば硫酸と過酸化水素水が２対１の混液で処理
すると、Ａｔ膜４３はエツチングされ同時にＡｔ膜４３
上に堆積していたプラズマＣＶＤ５Ｉ０２ ｄａ ４６
□も除去される。結果として、（ｇ）に示すようにフィ
ールド領域の溝部は８１０２膜４６で完全に埋め込まれ
る。その後酸化性雰囲気中で熱処理して、Ｓ ＋ ０２
膜４６を緻密化すると同時に／リコン基板４１との界面
も一部酸化して、電気的な界面特性を改善した後、素子
領域上の８１０２膜４２を除去してシリコン基板を露出
する。そして（ｈ）に示すように例えば通常のｎチャン
ネルＭＯＳ トランジスタの製造工程に従いゲート絶縁
膜４８とダート電極４９を形成してＭＯＳトランジスタ
を形成する。
の不純物例えばピロンを例えば１３０ｋｅＶでイオン注
入する。このときボロンイオン注入１＠４４ｓはＡｔ膜
４３の下にも周辺がら、ｃｌぼガウス分布でまわシ込む
形で形成される。次にこのｋｌ膜４３をマスクとして、
フィールド領域のシリコン基板を例えば（）、５μ、異
方性ドライエツチング技術を用いてほぼ利直にエツチン
グして、（ｂ）に示すように溝４５を形成する（第１の
エツチング工程）。このとき、（ａ４５の側壁には、Ａ
ｔ膜４３下にまわり込んだイオン注入１＊４４ｔが残る
。次に同じマスクを用いて溝４５に基板４１と同４電型
の不純物例えばボロンをイオン注入してイオン注入層４
４冨を形成する。その後（、）に示すように、第１の絶
縁膜として例えばＣＶＤ５ＩＯ□膜４６１を０．７μｍ
程度堆積した後、このＣＶＤ５Ｉ０２膜の表面をなだら
かにする平坦化膜として例えば、レジスト膜４７を塗布
する。レノスト膜は流動性があるので、図に示すように
、表面がなだらかになる。レゾスト膜４７の代シにＰＳ
Ｇ ｌ：ｇ３などを用いてもよい。次にし、ノスト膜４
７とＣｖＤＳ１０２膜４６．のエツチング速度がほぼ等
しいエツチング条件で、異方性ドライエツチングを行う
（第２のエツチング工程）。このとき表面のなだらかな
形状が保たれたままエツチングが進行して、ＣＶＤ５１
０□膜４６、の表面もなだらかになるから、さらにエツ
チングを進行させて、（ｄ）に示すように、少なくとも
Ａｔ膜４３の１１４１１面が一部露出するまでエツチン
グする。次に、（ｅ）に示すように、全面に第２の絶縁
膜として例えばプラズマ疼囲気で形彫したＣＶＤ５Ｉ０
２ｆｔｇ ４６ Ｚを堆積する。その後例えば弗化アン
モニウムのような緩衝弗酸で例えば３０秒工、チングす
る。これによ、？ （ｆ）に示すようにＡｔ膜４３の側
壁に堆積したプラズマＣＶＤ５ＩＯ□ｊ換４６２は除去
され、Ａｔ膜４３の側壁が露出される。次にＡｔＪＩ＠
４３を例えば硫酸と過酸化水素水が２対１の混液で処理
すると、Ａｔ膜４３はエツチングされ同時にＡｔ膜４３
上に堆積していたプラズマＣＶＤ５Ｉ０２ ｄａ ４６
□も除去される。結果として、（ｇ）に示すようにフィ
ールド領域の溝部は８１０２膜４６で完全に埋め込まれ
る。その後酸化性雰囲気中で熱処理して、Ｓ ＋ ０２
膜４６を緻密化すると同時に／リコン基板４１との界面
も一部酸化して、電気的な界面特性を改善した後、素子
領域上の８１０２膜４２を除去してシリコン基板を露出
する。そして（ｈ）に示すように例えば通常のｎチャン
ネルＭＯＳ トランジスタの製造工程に従いゲート絶縁
膜４８とダート電極４９を形成してＭＯＳトランジスタ
を形成する。
爽施例においては、ＡＬＬｉ２Ｏノやターニングとシリ
コン基板４１のエツチングに実ス的にサイＰエッチの起
こらない反応性イオンエツチング技術を用いれば、リソ
グラフィー１股界で決まる最小寸法でも、フ＜ −／レ
ド領域力；寸法通りに形成でき、しかも、分離用の絶縁
ＩｉＫ力ζ？１？１平坦に埋め込まれるため、七の後の
１ノングラフイ一精度を向上する事かで訴る。まだ必要
にＬ５じてフィールド領域端部の絶縁膜厚をわず力Ｓに
ＪＩＥくして基板表面の平坦度に、実質的に問題のない
程度絶縁膜をもシ上がらせる！＃力１■巳であり、これ
は、用３図に示したような例えばｎチャンネルＭＯＳ
＋−ランゾスタのサブスレ、ツシュホールドカレント特
性にみられるキンクをとり除くのに効果がある。
コン基板４１のエツチングに実ス的にサイＰエッチの起
こらない反応性イオンエツチング技術を用いれば、リソ
グラフィー１股界で決まる最小寸法でも、フ＜ −／レ
ド領域力；寸法通りに形成でき、しかも、分離用の絶縁
ＩｉＫ力ζ？１？１平坦に埋め込まれるため、七の後の
１ノングラフイ一精度を向上する事かで訴る。まだ必要
にＬ５じてフィールド領域端部の絶縁膜厚をわず力Ｓに
ＪＩＥくして基板表面の平坦度に、実質的に問題のない
程度絶縁膜をもシ上がらせる！＃力１■巳であり、これ
は、用３図に示したような例えばｎチャンネルＭＯＳ
＋−ランゾスタのサブスレ、ツシュホールドカレント特
性にみられるキンクをとり除くのに効果がある。
なお、本発明は、ｎチャンネルＭＯ８トランジスタの他
、ｎチャンネルＭＯＳ トランジスタやＣ−ＭＯＳ ト
ランジスタは勿論、・々イ、Ｉゼーラトランジスタの素
子分離にも適用でなる。また本発明は、シリコン基板の
みならず、Ｉｎ −Ｖ族化合半導体基板やｓｏｓ ！に
板を用いた場合にも＋１ｉ用できる。
、ｎチャンネルＭＯＳ トランジスタやＣ−ＭＯＳ ト
ランジスタは勿論、・々イ、Ｉゼーラトランジスタの素
子分離にも適用でなる。また本発明は、シリコン基板の
みならず、Ｉｎ −Ｖ族化合半導体基板やｓｏｓ ！に
板を用いた場合にも＋１ｉ用できる。
第１図（、）〜（ｄ）は従来の素子分離技術を説明−す
る製造工程断面図、第２図は分離用絶縁！罠が完全に平
坦に埋め込まれた構造を持つＭＯＳ型トラ。 ンジスタのチャネル幅方向断面図、第３図はそのＭＯＳ
トランジスタのサブスレッシュホールドカレント特性
を示す図、第４図（ＰＬ）〜（ｈ）は本発明の一実施例
を説明する製造工程断面図である。 ４１・・・シリコン基板、４３・・・Ａ７１１１１（マ
スク材）、４４１，４４．・・・イオン注入層、４５・
・・溝、４６１・・・ＣＶＤ５Ｉ０２膜（鋼１の絶縁膜
）。 ４６、・・・シフ スマＣＶＤ５１０２ ｇ （第２
（７）ｅｍ膜）、４７・・・レジスト膜（平坦化膜）、
４８・・・ダート絶縁膜、４９・・・グー１Ｋｆｆｌ。 出頒人代理人 弁理士 局 江 武 ）１第１図 第２図 ０ ０．５ ５ ヶ′−［電ｈ（Ｖ）
る製造工程断面図、第２図は分離用絶縁！罠が完全に平
坦に埋め込まれた構造を持つＭＯＳ型トラ。 ンジスタのチャネル幅方向断面図、第３図はそのＭＯＳ
トランジスタのサブスレッシュホールドカレント特性
を示す図、第４図（ＰＬ）〜（ｈ）は本発明の一実施例
を説明する製造工程断面図である。 ４１・・・シリコン基板、４３・・・Ａ７１１１１（マ
スク材）、４４１，４４．・・・イオン注入層、４５・
・・溝、４６１・・・ＣＶＤ５Ｉ０２膜（鋼１の絶縁膜
）。 ４６、・・・シフ スマＣＶＤ５１０２ ｇ （第２
（７）ｅｍ膜）、４７・・・レジスト膜（平坦化膜）、
４８・・・ダート絶縁膜、４９・・・グー１Ｋｆｆｌ。 出頒人代理人 弁理士 局 江 武 ）１第１図 第２図 ０ ０．５ ５ ヶ′−［電ｈ（Ｖ）
Claims (1)
- 【特許請求の範囲】 （１） 半導体基板の素子形成領域をマスタ月でおお
ってエツチングを行いフィールド領域に溝を形成する第
１のエツチング工程と、溝が形成面の四部を埋めて表面
を平坦にする平坦化膜を形成する工程と、とれら平坦化
膜と第１の絶縁膜を等しいエツチング速度で前記マスク
材の側面の一部が露出するまで均−工、グーングする第
２のエツチング工程と、その後基板全面に第２の絶縁膜
を唯積する工程と、この第２の絶縁膜を段差部でエツチ
ング速度の速いエツチング法でエツチングし前記マスク
材を露出させてこのマスク材を除去することにより第２
の絶縁膜をフィールド領域にのみ残置させる工程と、前
記第１および第２の絶縁膜によシ分離された各素子ｊし
成領域に所望の素子を形成する工程とを備えたことを特
徴とする半導体’ｊＡ １ｉｆｆｉの製造方法。 （２ン マスク材はＡｔ＋ｌｊＪであり、・４４１の
エツチング工程は溝側壁を略垂直に加工する異方性ドラ
イエツチングである特許請求の範囲第１項記載の半導体
装置の製造方法。 （３）第１の絶縁膜はＣＶＤ５Ｉ０２映、平坦化膜はレ
ジスト膜、ＰＳＧ膜等の流ｉｉ！ＩＩ性模であり、第２
のエツチング工程は異方性ドライエツチングである特許
請求の範囲第１項記載の半導体装置の製造方法。 （４）０’（１ｃ７）絶縁膜はＣＶＩ）Ｓ１０２１ｐａ
、第２の絶縁膜はプラズマＣＶＤ５Ｉ０，２膜であり、
このプラズマＣＶＤ５ＩＯ７膜の段差部を平坦部より十
分迷いエツチング速度でエツチングする工程は緩衝弗酸
によるエツチングであるＱ！ｊ許請求の範囲ル１項記載
の半導体装置の製造方法。 （５）第１のエツチング工程の酬、第１の絶縁膜を堆積
する前に基板と同じ導紙型を与える不純物をイオン注入
するようにした特、？″ＦＮ４求の範囲第１項記載の半
導体装置の製造方法。 （６） マスク材でおおった後筒１のエツチング工程
の前に基板と同じ導電型を与える不純物をイオン注入す
るようにした特許請求の範囲第１項記載の半導体装置の
製造方法。 （７）素子形成工程前に、絶縁膜が平坦に埋め込まれた
基板を酸化性算囲気中で熱処理するようにした特許請求
の範囲＠１項記載の半導体装置の製造方法。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP57112942A JPS594047A (ja) | 1982-06-30 | 1982-06-30 | 半導体装置の製造方法 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP57112942A JPS594047A (ja) | 1982-06-30 | 1982-06-30 | 半導体装置の製造方法 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPS594047A true JPS594047A (ja) | 1984-01-10 |
Family
ID=14599357
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP57112942A Pending JPS594047A (ja) | 1982-06-30 | 1982-06-30 | 半導体装置の製造方法 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS594047A (ja) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH02143461A (ja) * | 1988-11-25 | 1990-06-01 | Hitachi Ltd | 半導体装置の製造方法 |
-
1982
- 1982-06-30 JP JP57112942A patent/JPS594047A/ja active Pending
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH02143461A (ja) * | 1988-11-25 | 1990-06-01 | Hitachi Ltd | 半導体装置の製造方法 |
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