JPS5940562A - 半導体スイツチ回路 - Google Patents
半導体スイツチ回路Info
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- JPS5940562A JPS5940562A JP57149858A JP14985882A JPS5940562A JP S5940562 A JPS5940562 A JP S5940562A JP 57149858 A JP57149858 A JP 57149858A JP 14985882 A JP14985882 A JP 14985882A JP S5940562 A JPS5940562 A JP S5940562A
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- H10D89/00—Aspects of integrated devices not covered by groups H10D84/00 - H10D88/00
- H10D89/60—Integrated devices comprising arrangements for electrical or thermal protection, e.g. protection circuits against electrostatic discharge [ESD]
- H10D89/601—Integrated devices comprising arrangements for electrical or thermal protection, e.g. protection circuits against electrostatic discharge [ESD] for devices having insulated gate electrodes, e.g. for IGFETs or IGBTs
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- Metal-Oxide And Bipolar Metal-Oxide Semiconductor Integrated Circuits (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
コノ’ｔｈ ＩＪＩＪ Ｄｉ、５） ４ｉ７ ＶＣＭｉ
ｊ ｔｌ ’Ｅｒ ’ｆ’ｔＬ 流ヲハ７− ＭＯＳト
ランジスタてスイッチング″Ｊｂようν（した半嗜体ス
イツヂ回路に係わり、和に、負狗シ田−トＩ１．ｌｌろ
どシ′こおいて、ｎ１１記パワ−ＭＯ８）ランジスタに
流ｔｒ乙正電流連山１し、こわにより当該トランジスタ
を作画する機能を備えた半導体スイッチ回ＩＭＫ力する
。 近年、駆動１ｐノ路を訃Ｗかつ集枯化し１該回路のＩＩ
３．源重圧を低電圧化しようと′ｌる要望からパワーＭ
Ｏ８）ランジスタ、中でもＡン抵ｈｊ、が低くパワース
イッチングＶ（適す６組型パワーＭＯ８トランジスタを
スイッチに応用する動きかある。 このようなパワーＭＯ８）ランジスタを月４いたスイッ
チ回路において、負佃がショートしたときに該パワーＭ
Ｏ８）ランジスタを作画する回路は林々知られており、
たとえは第１図に示すようなものがある。同図は、パワ
ー１’１６０ｓ ）ランジスタ１のソース惧１＋ Ｋ論
夕ｌｌ払続された微小抵Ｊ几４によりドレイン正流ＩＤ
の変化をｍｍに変換してＦ・出し、この検出電圧をコン
パレータ５において１シ１定の基準電圧Ｖｐ （負荷２
の正常時におけるパワーＭＯ８）ランジスタ１のソース
ｙ（１１位よりも若干高めの嘔ＩＪｊ ）と比較し、そ
の比較出力匠よってパワーＭＯ８）ランジスタ１のゲー
トと入力端子ＩＮとの間に介挿されたドライブ回路６を
駆動させて、負荷２のショー） ＩＩ’、、ｒはゲート
の電位を強制的にｆ’ Ｌｏｗ Ｊレベル（以下単にＬ
“と記１）に引き下げて、パワーＭＯ８）ランジスタ１
を保護するものである。 ところか、このような回路描成によると、微小抵抗４に
よって′ｒｆ；時力）Ｆ厭な電力が消費ざｉ＋６ためス
イッチ回路全体の電力の低損失化の妨げとなり、また半
導体側板上に九私化するに際し−Ｒ′ｙに微小抵抗は古
イ１面〜が太きいため高年軸化の妨げとなるという問題
があった。 さらに、パワーＭＯ３トランジスタ１として牙ン１１１
．４）シの小さい箱型パワーＭ（ＪＳ ）ランジスタを
使用し、且つ回路全体を同一半導体基板上に槃私形成し
ようとすると、体型パワーＭＯ８）ランジスタの揚台、
基板自体がドレインとして１作す６ため、基板電位が安
定せず、このため基板内に他の回路ｔｒｉ成７汁：１分
（例えば、コンパレータ５、ドライブ回路６など）を集
積形成するためには、絶に層をおりなければならないと
いう問題があり、この問題を避番プ乙ためにはコスト的
に不利な夕１付は部品によって苅処せねはムらなかった
。 この発明は、」−記の点にかんがみてなじれたもので、
ぞの１１的とず乙ところは、スイッチ駆駐’ｉ Ｔｌｊ
流およびパワー損失が小さく、且つ集積用能な保峠回路
を０１１１えた半導体スイッチ回路を提供す乙ことＶ（
あり。 かが６目的４が成ず乙ために゛、本発明は、そのＩＩＬ
″成を、負荷ｒ（流オ
ｊ ｔｌ ’Ｅｒ ’ｆ’ｔＬ 流ヲハ７− ＭＯＳト
ランジスタてスイッチング″Ｊｂようν（した半嗜体ス
イツヂ回路に係わり、和に、負狗シ田−トＩ１．ｌｌろ
どシ′こおいて、ｎ１１記パワ−ＭＯ８）ランジスタに
流ｔｒ乙正電流連山１し、こわにより当該トランジスタ
を作画する機能を備えた半導体スイッチ回ＩＭＫ力する
。 近年、駆動１ｐノ路を訃Ｗかつ集枯化し１該回路のＩＩ
３．源重圧を低電圧化しようと′ｌる要望からパワーＭ
Ｏ８）ランジスタ、中でもＡン抵ｈｊ、が低くパワース
イッチングＶ（適す６組型パワーＭＯ８トランジスタを
スイッチに応用する動きかある。 このようなパワーＭＯ８）ランジスタを月４いたスイッ
チ回路において、負佃がショートしたときに該パワーＭ
Ｏ８）ランジスタを作画する回路は林々知られており、
たとえは第１図に示すようなものがある。同図は、パワ
ー１’１６０ｓ ）ランジスタ１のソース惧１＋ Ｋ論
夕ｌｌ払続された微小抵Ｊ几４によりドレイン正流ＩＤ
の変化をｍｍに変換してＦ・出し、この検出電圧をコン
パレータ５において１シ１定の基準電圧Ｖｐ （負荷２
の正常時におけるパワーＭＯ８）ランジスタ１のソース
ｙ（１１位よりも若干高めの嘔ＩＪｊ ）と比較し、そ
の比較出力匠よってパワーＭＯ８）ランジスタ１のゲー
トと入力端子ＩＮとの間に介挿されたドライブ回路６を
駆動させて、負荷２のショー） ＩＩ’、、ｒはゲート
の電位を強制的にｆ’ Ｌｏｗ Ｊレベル（以下単にＬ
“と記１）に引き下げて、パワーＭＯ８）ランジスタ１
を保護するものである。 ところか、このような回路描成によると、微小抵抗４に
よって′ｒｆ；時力）Ｆ厭な電力が消費ざｉ＋６ためス
イッチ回路全体の電力の低損失化の妨げとなり、また半
導体側板上に九私化するに際し−Ｒ′ｙに微小抵抗は古
イ１面〜が太きいため高年軸化の妨げとなるという問題
があった。 さらに、パワーＭＯ３トランジスタ１として牙ン１１１
．４）シの小さい箱型パワーＭ（ＪＳ ）ランジスタを
使用し、且つ回路全体を同一半導体基板上に槃私形成し
ようとすると、体型パワーＭＯ８）ランジスタの揚台、
基板自体がドレインとして１作す６ため、基板電位が安
定せず、このため基板内に他の回路ｔｒｉ成７汁：１分
（例えば、コンパレータ５、ドライブ回路６など）を集
積形成するためには、絶に層をおりなければならないと
いう問題があり、この問題を避番プ乙ためにはコスト的
に不利な夕１付は部品によって苅処せねはムらなかった
。 この発明は、」−記の点にかんがみてなじれたもので、
ぞの１１的とず乙ところは、スイッチ駆駐’ｉ Ｔｌｊ
流およびパワー損失が小さく、且つ集積用能な保峠回路
を０１１１えた半導体スイッチ回路を提供す乙ことＶ（
あり。 かが６目的４が成ず乙ために゛、本発明は、そのＩＩＬ
″成を、負荷ｒ（流オ
【６−流をスイッチングする第１
のＭＯＳ ）ランジスタと、前記負荷に対するスイッチ
ング制？１ＩＩｌ信号か人力される制御入力端子とｍｌ
・記第１のＭＯＳ ）ランジスタのケートと０） ｊｌ
ｊｌに挿入された抵抗と、ソース接地８れがっドレイン
をｈ記第１のＭＯＳ ）ランジスタのゲー） Ｋ 接続
された第２のＭＯＳ ）ランジスタと、ソース接地され
、かつトレインをＤｉ記第２のＭＯＳトランジスタのゲ
ートに接続された第３のＭＯＳトランジスタと、該第３
のＭＯＳ）ランジスタのトレインと口ｒＪ記第１のＭＯ
Ｓ ）ランジスタの負荷側接続端子との間に挿入された
帰還抵抗と、前記第３のＭＯＳ ）ランジスタのゲート
と’ｒａｆｔ 記制ｍ１１入力端子との胸に設けられた
ソース接地のＭＯＳトランジスタとコンデンサとから７
：（６遅に回路とした。 以］・本発明を添句図面に示す実施例に基づいて訃細に
説明する。 第２図は本発明・Ｋよる半導体スイッチ回路の基本１０
回路を破線で囲んで示しており、１２は負荷１ 】に流
れる電流をＡン、オフする第」の縦型ｎチャンネルパワ
ーＭＯ８）ランジスタ、１３はドレインがＭＯＳ ）ラ
ンジスタ１２のゲートに接続されソースが接地された第
２のＭＯＳ ）ランジスタ、１４はＭＯＳ ）ランジス
タ１２のゲートとスイッチング制御信号ＶＩＮの制御人
力端子１５との間に＆＝＆ざ１また人力抵抗、１６はＭ
ＯＳ ）ランジスタ１２のドレインとＭＯＳ ）ランジ
スタ１３のペースとの曲処払及びれた帰還抵抗、１７は
ドレインがＭＯＳ ）ランジスタ１３のベースに接続さ
ｔ］ソースが接地さオ］た第３のＭＯＳ ）ランジスタ
、】８はドレイン、かコンデンサ１９を介して制御入力
端子１５に接続されソースが接地されたＭＯＳ ）ラン
ジスタであり、Ｍｏｓトランジスタ１８とコンデンサ１
９とで微分形遅延回銘をル成しており、その遅延時間は
ＭＯＳ ）ランジスタ１８のケート長とゲート幅との比
とコンテンツ１９の面積とを適宜選ぶことにより決定ぎ
れる。ＤはＭＯＳ ）ランジスタ１８のソース・ドレイ
ン間に形成される寄主ダイオードである。 次に第３図に示したタイムヂャートを用いて回路動作を
説明ず乙。 （１）負向止′帛Ｕず（第３図←）の場ば）スイッチン
グ制御信号ＶＩＮがＨ〃にムロと、パワーＭＯ８）ラン
ジスタ１２のゲート亀ＦＪニーＶａが人力抵抗１４とＭ
ＯＳ ）ランジスタ１２のゲート客引Ｃｏとで決まる時
定数でゆるやかに上昇し始め乙。 スイッチング制ｍｉ号ＶＩＮの立上りから１．経過後ケ
ート電圧ＶＧがＭＯＳ ）ランジスタ１２のスレッショ
ルド電圧ＶＴＩを超えるとｙＩＯ８）ランジスタ１２が
導通してドレインｍ流ＩＤか流れ始めるとともに負荷１
１による車圧降）のためにＭＯＳ ）ランジスタ１２の
トレイン重圧ｖｎｓが下り始めケート電圧ＶＧが定常状
態（完全に立上った状態）処なったところでドレイン−
’、圧Ｖｎｓは完全に＃Ｌ＃状態となん。 一方ＭＯ８）ランジスタ１８とコンデン′す１９とによ
り構成６れた微分形遅延回路の出力ｖ１はスイッチング
制御信号ＶＩＮの立上りとともに鋭く立上りゆっくりと
直線的ＶＣ１−かっていく。このときの立下りの時定数
は人力抵抗１４とｌ１ｖＯＳトランジスタ１２のゲート
各鉋Ｃａとにより形成さｔ′する岡定数より大きくとっ
であるのでＭＯＳ ）ランジスタ１２か完全に導通した
状態になっても出力■１はまだ低）状態にある。一方第
３のＭＯＳ ）ランジスタ１７はスイッチング制御３−
ｔＶＩＮの人力と同時に導通しており、導通時の抵ｂｉ
、は帰還抵抗１６に比べて非常に小ざいものを使ってい
るので出力■ｌがＭＯＳ ）ランジスタ１７のスレッシ
ョルド電、圧ＶＴ２刊近まで下が乙。１２時間糾為す乙
まで第、２のＭＯＳ ）ランジスタ１３のゲー） ｔ
ｆＪ’、 Ｖ２をそのスレッショルド電圧以下に引張っ
てい乙。従ってスイッチング制御信号ＶＩＮの立上りか
ら１□時間紅過するまでの間は第２のＭＯＳ ）ランジ
スタ１３は完全に非導通状紗になっている。 とごろか＋ ２１１４ ｆＬ４Ｊ経過すると出力■１が
第３のＭＯＳ ）ランジスタ１７のスレッショルド電圧
ＶＴ２以下となるので該ＭＯ８）ランジスタ】７は非導
通とろり、ＭＯＳトランジスタ１３０ベースにはＶ２＝
ＶＤ８なる亀流がかかるが、ｎ１１述したように負荷１
】が正常なときはトレイン重圧ＶＯＳは＃Ｌ＃なのて第
２のトランジスタ１３は導通せず、その結果１’ＶＩＯ
８）ランジスタ１２のゲー）［圧■ＧがＨ状態に維持さ
れ９狗正流ＩＤが流れ続は乙。 次Ｐｃ ％負向正流１Ｄｔ−遮鮪するにはスイッチング
制御信号ｖｒｈを“Ｌ”にする。スイッチング亀制御他
号ＶＩＮが’Ｌ’（＝Ｏｖ）になれはＭＯＳ ）ランジ
スタ１２のゲート容ｆｌｃｃの電画は入力抵抗１４を通
って放電しＭＯＳ ）ランジスタ１２のケート電圧ｖＧ
がそのスレッショルド電圧ＶＴＩ以下となったところで
ＭＯＳ ）ランジスタ１２は完全に非導通となり負荷電
流ＩＤも流れなくなる。このときコンデンサ１９に蓄わ
えられた電画もＭＯＳ ）ランジスタ１８の寄生ダイオ
ードＤを通じて急速に放間、シ出力Ｖ１は寄生ダイオー
ドＤの順車圧降ＴＶＦ＝０．６Ｖの分たけ負電圧になっ
てリセットさｔ１乙。もちろんスイッチング信号ＶＩＮ
＝ＯＶかそのまま続けばリーク電流によりやがてＯＶに
なる。 （２）負荷ショート時（第３−（ロ）の場合）負荷１１
がショートしたときはトレイン重圧ＶＯＳはＮ、 ｋ重
圧すなわち′Ｈ“レベルとなる０負佃シヨ一ト時スイッ
チング制御信号ＶＩＮが′Ｌ”からＨ″ｒ（立も上か６
と、負荷が正常の場合にπ１・、ＥＭｊしたときと同し
ょうＫＭＯ８）ランジスタ１２のケート電圧ＶＧが上昇
し負狗粗流ＩＤが一時的に流れ始め乙が負荷ＩＪがショ
ートしてい乙のでトレイン重圧ＶＤＳはＶＤＤのままで
ある。 一方出力■１は負向正笥時の場合と同様にスイッチング
制御信号ＶＩＮの入力と同時に立ち上がりその後は徐々
に土が６゜スイッチング制御Ｉ信号の人力後ｔ２経過後
呂カがＭＯＳ ）ランジスタ１７のスレッシュホルド車
圧ＶＴ２より小ぎくなりＭＯＳ ）ランジスタ】７が非
導通になるとＭＯＳ ）ランジスタ１３のゲートにはＭ
ＯＳ ）ランジスタ１２のトレイン重圧ＶＤＳずなゎち
電源ｍ圧ＶＤＤかかかるのでＭＯＳ ）ランジスタ１３
は急速に導通しＭＯＳ ）ランジスタ１２のゲート若＊
Ｃｃ Ｋ 蓄わえられた電荷を引きぬくのでゲート■
Ｇが下がりスイッチング信号ＶＩＮが人力してがらｌ４
ｈｉｌ経過後にケート電圧ＶＧがスレッシュボルド耐圧
■７２以下となったところでＭＯＳ ）ランジスタ１２
は完全に非導通となり負向軍流ＩＤは流ねなくな乙０従
って負荷電流ＩＤはスイッチング制御信号ＶＩＮが立ち
上がってから（１４Ｉ＋ ）の短時間のｌｔＪ」Ｌか流
ｉ１ないので従来のようにパワー損失で素子をこわ１よ
うなことかない。 スイッチングルυ御信号ＶＺＮが“Ｈ′から＃Ｌ＃にな
乙と、すでＩＦ説明した負荷重お時の場合と同様にコン
デンサＪ９の電画寄生タイメートＤを通ってｈ砲しＭＯ
Ｓ ）ランジスタ１８とコンデン→ノ゛１９とから成５
乙遅延回路はりセット状態となる。 またＭＯＳ ）ランジスタ１２のケー１１に蓄わえらオ
］でいたわずかな電向もＭＯＳ ）ランジスタ１３およ
び入力抵抗１４を通って完全に放電する０ 第４図ないし第６図は不発り」による半導体スイッチ回
路を構成ず乙回路素子を同一基板上に集積化した場合の
回路素子ことの構造を示すル１面図であり、第４図は第
２図に示した半導体スイッチ回路に用いる縦型構造のパ
ワーＭＯ８）ランジスタの絢１ｒｆＩＪ歯、第５図は第
２図に示したスイッチ装置のＭＯＳ ）ランジスタ１８
およびコンデンサ１９の構造断面図、第６図゛は第２の
トランジスタ１３および人力抵抗１４の構造断ｉ１ｒ＋
図を示す。なお、帰還抵抗１６は入力抵抗１４と同じ構
造であり、ＭＯＳトランジスタ１７はＭＯＳトランジス
タ１３と同じ構造であるので図示を省略する。 第４図に示した縦型パワーＭＯ８）ランジスタの構造は
すてに知られており、図中１２ａはアルミニウムから成
るソース電極、１２ｂはリンガラス、１２ｃはポリシリ
コンゲー） ｉ［ｔ ｂ 、ｘ２ｄはケート酢化ケイ素
膜、１２ｅはソース領域、１２ｆはチャネル形成ウェル
領域、１２ｇはドレインｋＨ１１２ｈはウェルコンタク
ト領域、１２４はドレイン領域４域、１２Ｊは基板であ
る。 電流はＮ形のドレイン領域１２ｇからＰ形のウェル領域
１２ｆのゲー）［極１２ｃの下にできるチャネルを通っ
てＮ形のソース領域１２ｅに流れ乙。この構造によれば
電流をはは縦方向に流ゼ乙ため導通時の抵抗を小さくす
ることができ乙ので電力のスイッチングに適している。 第５図において、］８ａはアルミニウムがら成ルソース
屯極、１８ｂはリンガラス、１８ｃはフィールド酸化シ
リコン、１８ｄはゲート電極、１８ｅはソース領域、１
８ｆはウェル領域、′】８ｇはドレン領域、１８ｈはウ
ェルコンタクト領域であり、ドレイン領域１８ｇ中にＰ
形のウェル領域１８ｆを形成し、その中に横型ＭＯＳト
ランジスタ構造でＭＯＳ ）ランジスタ１８とＭＯＳキ
ャパシタで作ったコンデンサ１９とを形成したものであ
る。この構造力）られが乙ように、ドレイン領域１８４
とソース領域１８ｅはウェル領域１８ｆ中にゲート電極
１８ｄを挾んで対向するように１阪されており、ドレイ
ン領域１８ｇの上にゲート酸化膜を挾んでｌＷＯ３）ラ
ンジスタ１９が＃成されている。ウェル９Ｍ域１８ｆと
ドしイン領域１８ｇとの間ｒ（寄生ダイオードＤとして
自動的に形成され６゜また、ウェル領域１２ｆはソース
ｉｔ＆１８ａを通じて接地されるためドレイン％ｉｚ２
ｇの電位がパワーＭＯ８）ランジスタ】２のスイッチン
グにより振れても彩管を受ｔｊない。彷・つてウェル領
域１２ｆ内に形成されたＭＯＳ ）ランジスタ】８とコ
ンデンサｊ９とにより構成じ第１る微分形遅延回路はド
しイン領域１２ｇからアイソレーションされて１猟な回
路動作を行なう。 第６図は第２のトランジスタ１３と入力抵抗１４との構
造船ＵｉＪ図を示しており、第５図と同様にドレイン領
域中ＫＰ形のウェル領域を形成しその中に横型のＭＯＳ
）ランジスタであう第２のＭＯＳ ）ランジスタを作
ったものである。 図中、１４はポリシリコンから収１６人力抵抗であり、
第２のＭＯＳ ）ランジスタ１３は第５図に示したＭＯ
Ｓ ）ランジスタ１８と同じ構成であり、１３ａはアル
ミニウムから成乙ソース電極、１３ｂはリンカラス、１
３ｃはフィールド＆化膜、１３ｄはゲート電極、１３ｅ
は、ドレイン領域、１３ｆはソース領域、１３ｇはウェ
ル領域、１３ｈはトレイン領域、１３１はウェルコンタ
クト領域であり、ソース接地によりウェル領域１３ｇ１
ドレイン領域１２ｇからアイソレーシヨンぎわてい乙の
で上述したと同じくドレイン領域１２ｇのｍ位剥動の影
響を受けない。人力抵わ”１．１４はフィールド酊化膜
１３ｃから成る絶縁膜上に形成されてい乙のでドしイン
領域１２ｇからは完全にアイソレーションされている。 このように、不発ψ（Ｋよれば保１回路の回路素子奈縮
型ＭＯ８１ランジスタと同一基板上に集積しても回路動
作の完全なショート保誇機能を雨するパワーＭＯ３）ラ
ンジスタを作乙ことかでき乙。 第７図は第４図から第６図に示した各回路素子の製造工
程の一例を示す。これらの図において基板１２ｉの領域
−１すべて°省略しである。また第２のＭＯＳ ）ラン
ジスタ１３は横型ＭＯ８）ランジスタでＭＯＳ ）ラン
ジスタ１８と構造的に同じであ乙から後者のみを示した
。 以下ｌｉ！！！造工程の概要を島：明ず乙。 ＜ａ） まづウェルコンタクト領域（図示せず）上に
設けたＮ形の高比抵抗領域を或ずドレイン領域１２ｇの
表面に公知の熱酸化手法によりフィンシスタ領域ノ１ブ
、我部分は公知の７，１ ）エツチングにより除失す乙
（ａ図）。ここでドレイン領域１２ ｇの比抵抗はパワ
ーＭＯ８）ランジスタの制圧１応じ適宜選べはよい。（
たとえは２００ｖ ｉｖ圧を目標とするならは、６ΩＣ
ｎｌ 、フィールド亀・化シリコン１８ｃの成長条件は
’Ｗｅ１１０００ｔ：”にて５０００ Ａとする） Ｃｂ） θ（に上記工程（旬で慈開けした部分を酊化
し、ケート酸化膜１２ｄを成長ぎゼ乙（たとえは１ｏ５
ｏｃｓ乾炊８０２中で１００ＯＡとず６）（ｂ図）。 （Ｃ） 次ＩＬ ＭＯＳ トランジスタ１８のウェル
領域１８ｆのル成部にのみ選択的にＢ＋をイオン注入ず
乙（Ｃ図）。このときのＢ＋注入ｈ１はＭＯＳ ）ラン
ジスタ１８および保護用トランジスタ１３のスレッショ
ルド−圧に応じて選ぶ。（たとえば両ＭＯ８）ランジス
タ１３．１８のスレッショルド電圧を１．５〜２■と１
乙と、拡散深さｘ」−４μｍならは１〜２×１０１３／
−１１００ＫｅＶとする）（ｄ） 次にホリシリコン
１２ｃを気相成長法により全面に形成す６（ｄ図）。こ
のときドーピングも同時に行なうがドーピング坑は人力
抵抗１４および図示してい、ないが加速抵抗】６の抵抗
値に応じて適宜選べはよい。（たとえは減圧気相成長法
ＬＰＣＶＤによりＪ９Ｌび６５００ Ａ、シート抵１’
Ｌ １０にΩ） （ｅ） 次に入力抵抗１４ ：Ｆ３ Ｊ： ヒ’ｒ’
−） ％ ＄Ｊ３１８ ｄ 。 １２ｃを公知のフメトエッチングにより彫成す乙ととも
にレジスト２０をマスクにしてＢなイオン注入ず乙（Ｃ
図）。このときの注入免は主にウェル領域１２ｆの特性
、すなわちパワーＭＯ８）ランジスタ１２のスレッショ
ルド電圧ＶＴＩによって決定される（たとえばスレッシ
ョルドｍ５圧■〕・＋＝＝ｌＶ、拡散深さｘ」−３μｍ
ならは、０．５−−１ｘ １０′３／ｃｎ１、加ｉ１
ｘネルキー１００ ＫｅＶとする）。 （ｆ）９次に上記工程ＣＣ）および（ｅ）で注入したＢ
をＮ２中で拡散しウェル領域１８ｆおよび１２ｆを形成
ず乙（たとえは１２００７：、５時間ならウェル領域１
８ｆが３μｍ１ウエル領域１２ｆが４μｍ拡散する）（
ｒ図）。 （ｇ） 次にこ１１らのウェル領域１２．ｆおよび１
８ｆのコンタクト部分に高ｍＷ領域ウェルコンタクト領
域１２ｈおよび１８ｈを形成ず乙べくＢ＋のイメン注入
を杓なう（たとえばＩ Ｘ １０１′／ｃｒｌ。 加速エネルギ−１００ＫｅＶとする）（ｇ図）。 （ト） ’ｔｋ Ｋ Ｎｚ中で拡ｆｊＩｉ、を行ないウ
ェルコンタクト領域１２ｈおよび１８ｈを形成するとと
もにソース領域１２ｅおよびソース領ｋｔｌ、１８ ｅ
％ Ｆレイン領域１８ｇを形成するためにＰ＋を各
々ゲート電極のホリシリコン奈マスクＫ Ｌで注入する
（ｒ十人楚はたとえはＰ ］ Ｘ １０” ／ ｃｉ
、 １００ ＲｅＶとｔ Ｅｌ） （ｈ図）。 （１） 次にＮ２中で拡散を杓なってソース領域１２
ｅ１ソース領域１８ｅ、）”レイン領域１８ｇを形成し
、次いてコンタクト領域のゲート酪化ケイ素膜をフ副ト
エツナングにより除去する（ソース領域１２ｅ１ソース
領ｇ’１．８ ｅ 、 ドレイン領域１８ｇはたとえ
は１０５０ｒ：、３０ｍ１ｎでｌ ／１ｍとず乙）（ｇ
図１）。 ０） 次に表面Ｋ ｐｓ６ ＜リングラス）】２ｂを
ＣＶＤなどにより沈和し、ゲート亀＄Ｊ！１８ｄ、１２
ｃムどとホリシリコン抵抗１４をおおった後最終的にア
ルミニウムで配線するために必要な筒所１べてのＰＳＧ
１２ ｂにフオトエ゛ンチングで２（を開は乙（３図
）。 （ｋ） 次に全面にアルミニ１クムを蒸泊しフ」トエ
ッチングにより配線を形ｒ、 Ｌ Ｎ２中でアニールす
る（たとえはアニール条件としては４５０１Ｓ、 ３０
ｍ１ｎとず６）（ｋ図）。 最稜に表面安定化のためＰＳＧ ］ ２ ｂでＡｔ配線
をおおい、図示していないがスイッチング信号ＶＩＨの
人力＊１ｉｌｉ子とアースの端子取出し部（パッド）の
Ａｔ上のＰＳＧ １２ ｂをフォトエツチングにより除
去すれは、不発り」による半導体スイッチ装置をワンチ
ソンＩＣとして得ることができ６゜なお、典型的な箱型
パワーＭＯ８）ランジスタたけ全製造するフロセスは、
り１７図において横型ＭＯ８）ランジスタのウェル領域
１８ｆを作６ための工程（Ｃ）を省いただけで残りのす
べての工程は必要である。粕い換えれば本発明の半導体
スイッチ回路を実現１６ためには従来の縦型パワーＭＯ
８）ランジスタの製造７０セスに１工框加え乙たけです
むということであり、本発明が矩産性、製造コストの面
からも集積化に適した構造であることがわかる。 なお、上記実施例においては、パワーＭＯ３）ランジス
タを始めとず６ずべでのＭＯＳ ）ランジスタをｎチャ
ネル形として例示したが、本発明によう半導体スイッチ
１路はＰチャルル形でも構成することができ同様の効果
か得られることはもちろんである。 以上説明したように、本発明によれはパワーＭＯＳトラ
ンジスタを貴石と直列に払糾して該貴石に流れ６−流を
スイッチングず６半導体スイッチ回路において、口１１
記パワーＭＯ８）ランジスタの保護回路の回路素子を該
パワーＭＯ８）ランジスタの基板から完全にアイソレー
ションして同一基板上に集積化すうことができ乙ととも
に、負荷のショートを検出ず乙ための検出紙わしか不要
となるので常時の電力損失かない。また、スイッチング
として集積化した場合の端子数か従来の素子と同様３本
なので伺ら回路段更全要ず乙ことなく代替使用が可能で
ある。なお、本発明による半導体スイッチ回路は横型パ
ワーＭＯＳトランジスタとの集積化が好ましいが、集積
化せずに個別昔１１品で構成しても機能的には同じもの
が得られることはもちろんである。
のＭＯＳ ）ランジスタと、前記負荷に対するスイッチ
ング制？１ＩＩｌ信号か人力される制御入力端子とｍｌ
・記第１のＭＯＳ ）ランジスタのケートと０） ｊｌ
ｊｌに挿入された抵抗と、ソース接地８れがっドレイン
をｈ記第１のＭＯＳ ）ランジスタのゲー） Ｋ 接続
された第２のＭＯＳ ）ランジスタと、ソース接地され
、かつトレインをＤｉ記第２のＭＯＳトランジスタのゲ
ートに接続された第３のＭＯＳトランジスタと、該第３
のＭＯＳ）ランジスタのトレインと口ｒＪ記第１のＭＯ
Ｓ ）ランジスタの負荷側接続端子との間に挿入された
帰還抵抗と、前記第３のＭＯＳ ）ランジスタのゲート
と’ｒａｆｔ 記制ｍ１１入力端子との胸に設けられた
ソース接地のＭＯＳトランジスタとコンデンサとから７
：（６遅に回路とした。 以］・本発明を添句図面に示す実施例に基づいて訃細に
説明する。 第２図は本発明・Ｋよる半導体スイッチ回路の基本１０
回路を破線で囲んで示しており、１２は負荷１ 】に流
れる電流をＡン、オフする第」の縦型ｎチャンネルパワ
ーＭＯ８）ランジスタ、１３はドレインがＭＯＳ ）ラ
ンジスタ１２のゲートに接続されソースが接地された第
２のＭＯＳ ）ランジスタ、１４はＭＯＳ ）ランジス
タ１２のゲートとスイッチング制御信号ＶＩＮの制御人
力端子１５との間に＆＝＆ざ１また人力抵抗、１６はＭ
ＯＳ ）ランジスタ１２のドレインとＭＯＳ ）ランジ
スタ１３のペースとの曲処払及びれた帰還抵抗、１７は
ドレインがＭＯＳ ）ランジスタ１３のベースに接続さ
ｔ］ソースが接地さオ］た第３のＭＯＳ ）ランジスタ
、】８はドレイン、かコンデンサ１９を介して制御入力
端子１５に接続されソースが接地されたＭＯＳ ）ラン
ジスタであり、Ｍｏｓトランジスタ１８とコンデンサ１
９とで微分形遅延回銘をル成しており、その遅延時間は
ＭＯＳ ）ランジスタ１８のケート長とゲート幅との比
とコンテンツ１９の面積とを適宜選ぶことにより決定ぎ
れる。ＤはＭＯＳ ）ランジスタ１８のソース・ドレイ
ン間に形成される寄主ダイオードである。 次に第３図に示したタイムヂャートを用いて回路動作を
説明ず乙。 （１）負向止′帛Ｕず（第３図←）の場ば）スイッチン
グ制御信号ＶＩＮがＨ〃にムロと、パワーＭＯ８）ラン
ジスタ１２のゲート亀ＦＪニーＶａが人力抵抗１４とＭ
ＯＳ ）ランジスタ１２のゲート客引Ｃｏとで決まる時
定数でゆるやかに上昇し始め乙。 スイッチング制ｍｉ号ＶＩＮの立上りから１．経過後ケ
ート電圧ＶＧがＭＯＳ ）ランジスタ１２のスレッショ
ルド電圧ＶＴＩを超えるとｙＩＯ８）ランジスタ１２が
導通してドレインｍ流ＩＤか流れ始めるとともに負荷１
１による車圧降）のためにＭＯＳ ）ランジスタ１２の
トレイン重圧ｖｎｓが下り始めケート電圧ＶＧが定常状
態（完全に立上った状態）処なったところでドレイン−
’、圧Ｖｎｓは完全に＃Ｌ＃状態となん。 一方ＭＯ８）ランジスタ１８とコンデン′す１９とによ
り構成６れた微分形遅延回路の出力ｖ１はスイッチング
制御信号ＶＩＮの立上りとともに鋭く立上りゆっくりと
直線的ＶＣ１−かっていく。このときの立下りの時定数
は人力抵抗１４とｌ１ｖＯＳトランジスタ１２のゲート
各鉋Ｃａとにより形成さｔ′する岡定数より大きくとっ
であるのでＭＯＳ ）ランジスタ１２か完全に導通した
状態になっても出力■１はまだ低）状態にある。一方第
３のＭＯＳ ）ランジスタ１７はスイッチング制御３−
ｔＶＩＮの人力と同時に導通しており、導通時の抵ｂｉ
、は帰還抵抗１６に比べて非常に小ざいものを使ってい
るので出力■ｌがＭＯＳ ）ランジスタ１７のスレッシ
ョルド電、圧ＶＴ２刊近まで下が乙。１２時間糾為す乙
まで第、２のＭＯＳ ）ランジスタ１３のゲー） ｔ
ｆＪ’、 Ｖ２をそのスレッショルド電圧以下に引張っ
てい乙。従ってスイッチング制御信号ＶＩＮの立上りか
ら１□時間紅過するまでの間は第２のＭＯＳ ）ランジ
スタ１３は完全に非導通状紗になっている。 とごろか＋ ２１１４ ｆＬ４Ｊ経過すると出力■１が
第３のＭＯＳ ）ランジスタ１７のスレッショルド電圧
ＶＴ２以下となるので該ＭＯ８）ランジスタ】７は非導
通とろり、ＭＯＳトランジスタ１３０ベースにはＶ２＝
ＶＤ８なる亀流がかかるが、ｎ１１述したように負荷１
】が正常なときはトレイン重圧ＶＯＳは＃Ｌ＃なのて第
２のトランジスタ１３は導通せず、その結果１’ＶＩＯ
８）ランジスタ１２のゲー）［圧■ＧがＨ状態に維持さ
れ９狗正流ＩＤが流れ続は乙。 次Ｐｃ ％負向正流１Ｄｔ−遮鮪するにはスイッチング
制御信号ｖｒｈを“Ｌ”にする。スイッチング亀制御他
号ＶＩＮが’Ｌ’（＝Ｏｖ）になれはＭＯＳ ）ランジ
スタ１２のゲート容ｆｌｃｃの電画は入力抵抗１４を通
って放電しＭＯＳ ）ランジスタ１２のケート電圧ｖＧ
がそのスレッショルド電圧ＶＴＩ以下となったところで
ＭＯＳ ）ランジスタ１２は完全に非導通となり負荷電
流ＩＤも流れなくなる。このときコンデンサ１９に蓄わ
えられた電画もＭＯＳ ）ランジスタ１８の寄生ダイオ
ードＤを通じて急速に放間、シ出力Ｖ１は寄生ダイオー
ドＤの順車圧降ＴＶＦ＝０．６Ｖの分たけ負電圧になっ
てリセットさｔ１乙。もちろんスイッチング信号ＶＩＮ
＝ＯＶかそのまま続けばリーク電流によりやがてＯＶに
なる。 （２）負荷ショート時（第３−（ロ）の場合）負荷１１
がショートしたときはトレイン重圧ＶＯＳはＮ、 ｋ重
圧すなわち′Ｈ“レベルとなる０負佃シヨ一ト時スイッ
チング制御信号ＶＩＮが′Ｌ”からＨ″ｒ（立も上か６
と、負荷が正常の場合にπ１・、ＥＭｊしたときと同し
ょうＫＭＯ８）ランジスタ１２のケート電圧ＶＧが上昇
し負狗粗流ＩＤが一時的に流れ始め乙が負荷ＩＪがショ
ートしてい乙のでトレイン重圧ＶＤＳはＶＤＤのままで
ある。 一方出力■１は負向正笥時の場合と同様にスイッチング
制御信号ＶＩＮの入力と同時に立ち上がりその後は徐々
に土が６゜スイッチング制御Ｉ信号の人力後ｔ２経過後
呂カがＭＯＳ ）ランジスタ１７のスレッシュホルド車
圧ＶＴ２より小ぎくなりＭＯＳ ）ランジスタ】７が非
導通になるとＭＯＳ ）ランジスタ１３のゲートにはＭ
ＯＳ ）ランジスタ１２のトレイン重圧ＶＤＳずなゎち
電源ｍ圧ＶＤＤかかかるのでＭＯＳ ）ランジスタ１３
は急速に導通しＭＯＳ ）ランジスタ１２のゲート若＊
Ｃｃ Ｋ 蓄わえられた電荷を引きぬくのでゲート■
Ｇが下がりスイッチング信号ＶＩＮが人力してがらｌ４
ｈｉｌ経過後にケート電圧ＶＧがスレッシュボルド耐圧
■７２以下となったところでＭＯＳ ）ランジスタ１２
は完全に非導通となり負向軍流ＩＤは流ねなくな乙０従
って負荷電流ＩＤはスイッチング制御信号ＶＩＮが立ち
上がってから（１４Ｉ＋ ）の短時間のｌｔＪ」Ｌか流
ｉ１ないので従来のようにパワー損失で素子をこわ１よ
うなことかない。 スイッチングルυ御信号ＶＺＮが“Ｈ′から＃Ｌ＃にな
乙と、すでＩＦ説明した負荷重お時の場合と同様にコン
デンサＪ９の電画寄生タイメートＤを通ってｈ砲しＭＯ
Ｓ ）ランジスタ１８とコンデン→ノ゛１９とから成５
乙遅延回路はりセット状態となる。 またＭＯＳ ）ランジスタ１２のケー１１に蓄わえらオ
］でいたわずかな電向もＭＯＳ ）ランジスタ１３およ
び入力抵抗１４を通って完全に放電する０ 第４図ないし第６図は不発り」による半導体スイッチ回
路を構成ず乙回路素子を同一基板上に集積化した場合の
回路素子ことの構造を示すル１面図であり、第４図は第
２図に示した半導体スイッチ回路に用いる縦型構造のパ
ワーＭＯ８）ランジスタの絢１ｒｆＩＪ歯、第５図は第
２図に示したスイッチ装置のＭＯＳ ）ランジスタ１８
およびコンデンサ１９の構造断面図、第６図゛は第２の
トランジスタ１３および人力抵抗１４の構造断ｉ１ｒ＋
図を示す。なお、帰還抵抗１６は入力抵抗１４と同じ構
造であり、ＭＯＳトランジスタ１７はＭＯＳトランジス
タ１３と同じ構造であるので図示を省略する。 第４図に示した縦型パワーＭＯ８）ランジスタの構造は
すてに知られており、図中１２ａはアルミニウムから成
るソース電極、１２ｂはリンガラス、１２ｃはポリシリ
コンゲー） ｉ［ｔ ｂ 、ｘ２ｄはケート酢化ケイ素
膜、１２ｅはソース領域、１２ｆはチャネル形成ウェル
領域、１２ｇはドレインｋＨ１１２ｈはウェルコンタク
ト領域、１２４はドレイン領域４域、１２Ｊは基板であ
る。 電流はＮ形のドレイン領域１２ｇからＰ形のウェル領域
１２ｆのゲー）［極１２ｃの下にできるチャネルを通っ
てＮ形のソース領域１２ｅに流れ乙。この構造によれば
電流をはは縦方向に流ゼ乙ため導通時の抵抗を小さくす
ることができ乙ので電力のスイッチングに適している。 第５図において、］８ａはアルミニウムがら成ルソース
屯極、１８ｂはリンガラス、１８ｃはフィールド酸化シ
リコン、１８ｄはゲート電極、１８ｅはソース領域、１
８ｆはウェル領域、′】８ｇはドレン領域、１８ｈはウ
ェルコンタクト領域であり、ドレイン領域１８ｇ中にＰ
形のウェル領域１８ｆを形成し、その中に横型ＭＯＳト
ランジスタ構造でＭＯＳ ）ランジスタ１８とＭＯＳキ
ャパシタで作ったコンデンサ１９とを形成したものであ
る。この構造力）られが乙ように、ドレイン領域１８４
とソース領域１８ｅはウェル領域１８ｆ中にゲート電極
１８ｄを挾んで対向するように１阪されており、ドレイ
ン領域１８ｇの上にゲート酸化膜を挾んでｌＷＯ３）ラ
ンジスタ１９が＃成されている。ウェル９Ｍ域１８ｆと
ドしイン領域１８ｇとの間ｒ（寄生ダイオードＤとして
自動的に形成され６゜また、ウェル領域１２ｆはソース
ｉｔ＆１８ａを通じて接地されるためドレイン％ｉｚ２
ｇの電位がパワーＭＯ８）ランジスタ】２のスイッチン
グにより振れても彩管を受ｔｊない。彷・つてウェル領
域１２ｆ内に形成されたＭＯＳ ）ランジスタ】８とコ
ンデンサｊ９とにより構成じ第１る微分形遅延回路はド
しイン領域１２ｇからアイソレーションされて１猟な回
路動作を行なう。 第６図は第２のトランジスタ１３と入力抵抗１４との構
造船ＵｉＪ図を示しており、第５図と同様にドレイン領
域中ＫＰ形のウェル領域を形成しその中に横型のＭＯＳ
）ランジスタであう第２のＭＯＳ ）ランジスタを作
ったものである。 図中、１４はポリシリコンから収１６人力抵抗であり、
第２のＭＯＳ ）ランジスタ１３は第５図に示したＭＯ
Ｓ ）ランジスタ１８と同じ構成であり、１３ａはアル
ミニウムから成乙ソース電極、１３ｂはリンカラス、１
３ｃはフィールド＆化膜、１３ｄはゲート電極、１３ｅ
は、ドレイン領域、１３ｆはソース領域、１３ｇはウェ
ル領域、１３ｈはトレイン領域、１３１はウェルコンタ
クト領域であり、ソース接地によりウェル領域１３ｇ１
ドレイン領域１２ｇからアイソレーシヨンぎわてい乙の
で上述したと同じくドレイン領域１２ｇのｍ位剥動の影
響を受けない。人力抵わ”１．１４はフィールド酊化膜
１３ｃから成る絶縁膜上に形成されてい乙のでドしイン
領域１２ｇからは完全にアイソレーションされている。 このように、不発ψ（Ｋよれば保１回路の回路素子奈縮
型ＭＯ８１ランジスタと同一基板上に集積しても回路動
作の完全なショート保誇機能を雨するパワーＭＯ３）ラ
ンジスタを作乙ことかでき乙。 第７図は第４図から第６図に示した各回路素子の製造工
程の一例を示す。これらの図において基板１２ｉの領域
−１すべて°省略しである。また第２のＭＯＳ ）ラン
ジスタ１３は横型ＭＯ８）ランジスタでＭＯＳ ）ラン
ジスタ１８と構造的に同じであ乙から後者のみを示した
。 以下ｌｉ！！！造工程の概要を島：明ず乙。 ＜ａ） まづウェルコンタクト領域（図示せず）上に
設けたＮ形の高比抵抗領域を或ずドレイン領域１２ｇの
表面に公知の熱酸化手法によりフィンシスタ領域ノ１ブ
、我部分は公知の７，１ ）エツチングにより除失す乙
（ａ図）。ここでドレイン領域１２ ｇの比抵抗はパワ
ーＭＯ８）ランジスタの制圧１応じ適宜選べはよい。（
たとえは２００ｖ ｉｖ圧を目標とするならは、６ΩＣ
ｎｌ 、フィールド亀・化シリコン１８ｃの成長条件は
’Ｗｅ１１０００ｔ：”にて５０００ Ａとする） Ｃｂ） θ（に上記工程（旬で慈開けした部分を酊化
し、ケート酸化膜１２ｄを成長ぎゼ乙（たとえは１ｏ５
ｏｃｓ乾炊８０２中で１００ＯＡとず６）（ｂ図）。 （Ｃ） 次ＩＬ ＭＯＳ トランジスタ１８のウェル
領域１８ｆのル成部にのみ選択的にＢ＋をイオン注入ず
乙（Ｃ図）。このときのＢ＋注入ｈ１はＭＯＳ ）ラン
ジスタ１８および保護用トランジスタ１３のスレッショ
ルド−圧に応じて選ぶ。（たとえば両ＭＯ８）ランジス
タ１３．１８のスレッショルド電圧を１．５〜２■と１
乙と、拡散深さｘ」−４μｍならは１〜２×１０１３／
−１１００ＫｅＶとする）（ｄ） 次にホリシリコン
１２ｃを気相成長法により全面に形成す６（ｄ図）。こ
のときドーピングも同時に行なうがドーピング坑は人力
抵抗１４および図示してい、ないが加速抵抗】６の抵抗
値に応じて適宜選べはよい。（たとえは減圧気相成長法
ＬＰＣＶＤによりＪ９Ｌび６５００ Ａ、シート抵１’
Ｌ １０にΩ） （ｅ） 次に入力抵抗１４ ：Ｆ３ Ｊ： ヒ’ｒ’
−） ％ ＄Ｊ３１８ ｄ 。 １２ｃを公知のフメトエッチングにより彫成す乙ととも
にレジスト２０をマスクにしてＢなイオン注入ず乙（Ｃ
図）。このときの注入免は主にウェル領域１２ｆの特性
、すなわちパワーＭＯ８）ランジスタ１２のスレッショ
ルド電圧ＶＴＩによって決定される（たとえばスレッシ
ョルドｍ５圧■〕・＋＝＝ｌＶ、拡散深さｘ」−３μｍ
ならは、０．５−−１ｘ １０′３／ｃｎ１、加ｉ１
ｘネルキー１００ ＫｅＶとする）。 （ｆ）９次に上記工程ＣＣ）および（ｅ）で注入したＢ
をＮ２中で拡散しウェル領域１８ｆおよび１２ｆを形成
ず乙（たとえは１２００７：、５時間ならウェル領域１
８ｆが３μｍ１ウエル領域１２ｆが４μｍ拡散する）（
ｒ図）。 （ｇ） 次にこ１１らのウェル領域１２．ｆおよび１
８ｆのコンタクト部分に高ｍＷ領域ウェルコンタクト領
域１２ｈおよび１８ｈを形成ず乙べくＢ＋のイメン注入
を杓なう（たとえばＩ Ｘ １０１′／ｃｒｌ。 加速エネルギ−１００ＫｅＶとする）（ｇ図）。 （ト） ’ｔｋ Ｋ Ｎｚ中で拡ｆｊＩｉ、を行ないウ
ェルコンタクト領域１２ｈおよび１８ｈを形成するとと
もにソース領域１２ｅおよびソース領ｋｔｌ、１８ ｅ
％ Ｆレイン領域１８ｇを形成するためにＰ＋を各
々ゲート電極のホリシリコン奈マスクＫ Ｌで注入する
（ｒ十人楚はたとえはＰ ］ Ｘ １０” ／ ｃｉ
、 １００ ＲｅＶとｔ Ｅｌ） （ｈ図）。 （１） 次にＮ２中で拡散を杓なってソース領域１２
ｅ１ソース領域１８ｅ、）”レイン領域１８ｇを形成し
、次いてコンタクト領域のゲート酪化ケイ素膜をフ副ト
エツナングにより除去する（ソース領域１２ｅ１ソース
領ｇ’１．８ ｅ 、 ドレイン領域１８ｇはたとえ
は１０５０ｒ：、３０ｍ１ｎでｌ ／１ｍとず乙）（ｇ
図１）。 ０） 次に表面Ｋ ｐｓ６ ＜リングラス）】２ｂを
ＣＶＤなどにより沈和し、ゲート亀＄Ｊ！１８ｄ、１２
ｃムどとホリシリコン抵抗１４をおおった後最終的にア
ルミニウムで配線するために必要な筒所１べてのＰＳＧ
１２ ｂにフオトエ゛ンチングで２（を開は乙（３図
）。 （ｋ） 次に全面にアルミニ１クムを蒸泊しフ」トエ
ッチングにより配線を形ｒ、 Ｌ Ｎ２中でアニールす
る（たとえはアニール条件としては４５０１Ｓ、 ３０
ｍ１ｎとず６）（ｋ図）。 最稜に表面安定化のためＰＳＧ ］ ２ ｂでＡｔ配線
をおおい、図示していないがスイッチング信号ＶＩＨの
人力＊１ｉｌｉ子とアースの端子取出し部（パッド）の
Ａｔ上のＰＳＧ １２ ｂをフォトエツチングにより除
去すれは、不発り」による半導体スイッチ装置をワンチ
ソンＩＣとして得ることができ６゜なお、典型的な箱型
パワーＭＯ８）ランジスタたけ全製造するフロセスは、
り１７図において横型ＭＯ８）ランジスタのウェル領域
１８ｆを作６ための工程（Ｃ）を省いただけで残りのす
べての工程は必要である。粕い換えれば本発明の半導体
スイッチ回路を実現１６ためには従来の縦型パワーＭＯ
８）ランジスタの製造７０セスに１工框加え乙たけです
むということであり、本発明が矩産性、製造コストの面
からも集積化に適した構造であることがわかる。 なお、上記実施例においては、パワーＭＯ３）ランジス
タを始めとず６ずべでのＭＯＳ ）ランジスタをｎチャ
ネル形として例示したが、本発明によう半導体スイッチ
１路はＰチャルル形でも構成することができ同様の効果
か得られることはもちろんである。 以上説明したように、本発明によれはパワーＭＯＳトラ
ンジスタを貴石と直列に払糾して該貴石に流れ６−流を
スイッチングず６半導体スイッチ回路において、口１１
記パワーＭＯ８）ランジスタの保護回路の回路素子を該
パワーＭＯ８）ランジスタの基板から完全にアイソレー
ションして同一基板上に集積化すうことができ乙ととも
に、負荷のショートを検出ず乙ための検出紙わしか不要
となるので常時の電力損失かない。また、スイッチング
として集積化した場合の端子数か従来の素子と同様３本
なので伺ら回路段更全要ず乙ことなく代替使用が可能で
ある。なお、本発明による半導体スイッチ回路は横型パ
ワーＭＯＳトランジスタとの集積化が好ましいが、集積
化せずに個別昔１１品で構成しても機能的には同じもの
が得られることはもちろんである。
鎗１１し１は彷来の半導体スイッチ回路、第２図は本発
明による半導体スイッチ回路の基本回路もＩＱ成図、第
３図（イ）、（口〕は第２図に示した半導体スイッチ回
路の組１作を・ｈ；明するための１ｉｉｌ路各音１）に
おりる電圧のタイミングチ寺−ト、第４図は本発明によ
る半導体スイッチ回路に用いる＆型バノーＭＯＳ ）ラ
ンジスタの構造゛全示す障１面図、第５−は同スイッチ
回路のＭＯＳ ）ランジスタとコンチン勺の構造全示す
んｒ ｎｕ図、第６図は同スイッチ回路の第２のＭＯＳ
）ランジスタおよび人力抵抗の構造を示ｔ ｌｔｊ＋
ｕｎ図、第７図は本発明ＶＣよる半導体スイッチ回路
の製造フロセスを示す図である。 １１・・・仙’Ａｔ 、］ ２・・・パワーＭＯ８）ラ
ンジスタ、１３・・・第２のトランジスタ、１４・・・
入力抵抗、１５・・・制御入力端子、１６・・・＃還抵
抗、１７・・・第３のＭＯＳ ）ランジスタ、１８・・
・ＭＯＳ ）ランジスタ、１９・・・コンデンサ 特Ｈ１出帖１人 目舘自１Ｏ式会社 代理人 弁理士 鈴 木 弘 男
明による半導体スイッチ回路の基本回路もＩＱ成図、第
３図（イ）、（口〕は第２図に示した半導体スイッチ回
路の組１作を・ｈ；明するための１ｉｉｌ路各音１）に
おりる電圧のタイミングチ寺−ト、第４図は本発明によ
る半導体スイッチ回路に用いる＆型バノーＭＯＳ ）ラ
ンジスタの構造゛全示す障１面図、第５−は同スイッチ
回路のＭＯＳ ）ランジスタとコンチン勺の構造全示す
んｒ ｎｕ図、第６図は同スイッチ回路の第２のＭＯＳ
）ランジスタおよび人力抵抗の構造を示ｔ ｌｔｊ＋
ｕｎ図、第７図は本発明ＶＣよる半導体スイッチ回路
の製造フロセスを示す図である。 １１・・・仙’Ａｔ 、］ ２・・・パワーＭＯ８）ラ
ンジスタ、１３・・・第２のトランジスタ、１４・・・
入力抵抗、１５・・・制御入力端子、１６・・・＃還抵
抗、１７・・・第３のＭＯＳ ）ランジスタ、１８・・
・ＭＯＳ ）ランジスタ、１９・・・コンデンサ 特Ｈ１出帖１人 目舘自１Ｏ式会社 代理人 弁理士 鈴 木 弘 男
Claims (1)
- 負狗に流第１乙也流全スイッチングする第１のＭＯＳ
）ランジスタと、削記負荷に対するスイッチング制御信
号が人力される１Ｉ７１ｊ御入力端子とＩｕ記第１のＭ
ＯＳ ）ランジスタのゲートとの開に挿入２ ｉｔだ抵
わ］、と、ソース接地され、かつドレインをＷｉｔ記第
１のλ４０Ｓ ｌ・ランジスタのゲートに接続ぎｔまた
第２のＭＯＳ ）ランジスタと、ソース接地でれ、かつ
、ドレインを＾１１記第２のＭＯＳ ）ランジスタのゲ
ートに接糺芒ねた第３のＭＯＳ ）ランシスタと、該第
３のＭＯＳ ）ランジスタのドレインとＯａＪ記第１の
ＭＯＳ ）ランジスクの負？）ＩＪ 側接続端子との１
１旬に挿入さＪまた帰Ｓ抵抗と、ｎ１１記第３のＩｙｌ
Ｏ８トランジスタのゲートとｎｌ ｋ制御入力端子との
１川ｒ（設けら第１たソース接地のＭＯＳ ）ランジス
タとコンデンサとからなる遅延回路とから構成したこと
を特徴とず乙半導体スイッチ回ｖと・。
Priority Applications (2)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP57149858A JPS5940562A (ja) | 1982-08-31 | 1982-08-31 | 半導体スイツチ回路 |
| EP83102660A EP0090280A3 (en) | 1982-03-25 | 1983-03-17 | Semiconductor integrated circuit device and method of making the same |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP57149858A JPS5940562A (ja) | 1982-08-31 | 1982-08-31 | 半導体スイツチ回路 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPS5940562A true JPS5940562A (ja) | 1984-03-06 |
Family
ID=15484183
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP57149858A Pending JPS5940562A (ja) | 1982-03-25 | 1982-08-31 | 半導体スイツチ回路 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS5940562A (ja) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2009245985A (ja) * | 2008-03-28 | 2009-10-22 | Sanken Electric Co Ltd | 半導体装置 |
-
1982
- 1982-08-31 JP JP57149858A patent/JPS5940562A/ja active Pending
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2009245985A (ja) * | 2008-03-28 | 2009-10-22 | Sanken Electric Co Ltd | 半導体装置 |
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