JPS5941068A - 処理装置の性能測定装置 - Google Patents
処理装置の性能測定装置Info
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- JPS5941068A JPS5941068A JP57151492A JP15149282A JPS5941068A JP S5941068 A JPS5941068 A JP S5941068A JP 57151492 A JP57151492 A JP 57151492A JP 15149282 A JP15149282 A JP 15149282A JP S5941068 A JPS5941068 A JP S5941068A
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-
- G—PHYSICS
- G06—COMPUTING OR CALCULATING; COUNTING
- G06F—ELECTRIC DIGITAL DATA PROCESSING
- G06F11/00—Error detection; Error correction; Monitoring
- G06F11/30—Monitoring
- G06F11/34—Recording or statistical evaluation of computer activity, e.g. of down time, of input/output operation ; Recording or statistical evaluation of user activity, e.g. usability assessment
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- Engineering & Computer Science (AREA)
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- Quality & Reliability (AREA)
- Physics & Mathematics (AREA)
- General Physics & Mathematics (AREA)
- Advance Control (AREA)
- Debugging And Monitoring (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
〔発明の技術分野〕
本発明は、性能測定装置に係シ、特にブリフェッチ方式
によって次に実行する命令を前取てフェッチする処理装
置において、ＩＯ処理レベル等の走行時間を切分けて測
定する処理装置の性能測定装置に関するものである。
によって次に実行する命令を前取てフェッチする処理装
置において、ＩＯ処理レベル等の走行時間を切分けて測
定する処理装置の性能測定装置に関するものである。
処理装置が、単に演算のみを行っているのであれば、処
理装置の演算速度によって単位時間に何回命令が実行で
きるか、その性能が容易にわかる。
理装置の演算速度によって単位時間に何回命令が実行で
きるか、その性能が容易にわかる。
しかしながら、一般に処理装置においては、通常の演算
を行うプログラムが走っている状態の下で、ＩＯ制御装
置等からの要求がある毎に、演算プログラムとは同期し
ていない工０等の制御のだめのプログラムが演算プログ
ラムに割込んで実行される。そして、割込んだプログラ
ムの実行が終了すると、割込まれた命令の次に戻って元
の演算プログラムが引き続き実行される。このよう姉、
演算と関係のない１０等の処理が入るので、実際に処理
のためどれだけの時間を費しているのかを把握すること
が難しい。
を行うプログラムが走っている状態の下で、ＩＯ制御装
置等からの要求がある毎に、演算プログラムとは同期し
ていない工０等の制御のだめのプログラムが演算プログ
ラムに割込んで実行される。そして、割込んだプログラ
ムの実行が終了すると、割込まれた命令の次に戻って元
の演算プログラムが引き続き実行される。このよう姉、
演算と関係のない１０等の処理が入るので、実際に処理
のためどれだけの時間を費しているのかを把握すること
が難しい。
性能測定においては、通常の演算レベルと１０処理レベ
ルとの時間を個々に測定することが必要であるが、処理
装置のＬＳＩ化によ）、それらの走行レベルがＬＳＩ端
子として出力されていない場合が多く、その場合には走
行時間の切分けが不可能であった。
ルとの時間を個々に測定することが必要であるが、処理
装置のＬＳＩ化によ）、それらの走行レベルがＬＳＩ端
子として出力されていない場合が多く、その場合には走
行時間の切分けが不可能であった。
第１図は性能測定装置の従来例を示す図である。
第１図において、１は比較回路、２はアドレス・レジス
タを示す。比較回路１では、フェッチされた命令のアド
レス情報とアドレスｅレジスタ２の内容とが比較される
。アドレス・レジスタ２には、ルミアドレス情報がセッ
トされる。例えば、ＩＯ処理の先頭番地を指定アドレス
情報としてアト°レス・レジスタ２にセットすると、そ
のＩＯ処理ｄ！実行されるとき、アドレス情報と指定ア
ドレス１青報が一致し、比較回路１から一致信号カニ出
ブｊさｆする。この一致信号によってＩＯ処理の開始７
５１検出できる。しかし、工０処理の終了を検出するこ
とはできない。この装置の一致信号によって１０処理の
終了を検出するためには、ＩＯ処理の終了時のアドレス
情報がアドレス・レジスタ２にセットされなければなら
ない。
タを示す。比較回路１では、フェッチされた命令のアド
レス情報とアドレスｅレジスタ２の内容とが比較される
。アドレス・レジスタ２には、ルミアドレス情報がセッ
トされる。例えば、ＩＯ処理の先頭番地を指定アドレス
情報としてアト°レス・レジスタ２にセットすると、そ
のＩＯ処理ｄ！実行されるとき、アドレス情報と指定ア
ドレス１青報が一致し、比較回路１から一致信号カニ出
ブｊさｆする。この一致信号によってＩＯ処理の開始７
５１検出できる。しかし、工０処理の終了を検出するこ
とはできない。この装置の一致信号によって１０処理の
終了を検出するためには、ＩＯ処理の終了時のアドレス
情報がアドレス・レジスタ２にセットされなければなら
ない。
本発明は、上記の問題を解決するものであって、簡単な
構成により、ＩＯ処理レベルの走行時間を切分けること
のできる処理装置の性能ｍ１１定装置を提供することを
目的とするものである。
構成により、ＩＯ処理レベルの走行時間を切分けること
のできる処理装置の性能ｍ１１定装置を提供することを
目的とするものである。
そのために本発明の処理装置の性能測定装置は、ブリフ
ェッチ方式によって次に実行する命令をフェッチする処
理装置の性能測定装置であって、処理装置が命令をフェ
ッチする毎にそのアドレス情報をラッチするアドレス情
報記憶手段、割込処理の指定アドレス情報をラッチする
指定アドレス情報記憶手段、上記アドレス情報記憶手段
の内容と上記指定アドレス情報記憶手段の内容とのいず
れかを選択する選択手段、上記アドレス情報と上記選択
手段の選択出力とを比較する比較手段、及び該比較手段
から一致信号が出力される毎にオン・オフの状態が変化
するフリップ・フロップを設け、且つ、上記選択手段は
、上記フリップ・フロップがオフであることを条件に上
記指定アドレス情報記憶手段の内容を選択して選択出力
とし、上記フリップ・フロップがオンであることを条件
に上記アドレス情報記憶手段の内容を選択して選択出力
とするように構成され、上記アドレス情報記憶手段は、
上記フリップ・フロップがオンであることを条件に新た
にフェッチされた命令のアドレス情報のラッチを禁止す
るように構成され、上記フリップ・７０ツブのオンの時
間が上記割込処理の走行時間として測定されるように構
成されたことを特徴とするものである。
ェッチ方式によって次に実行する命令をフェッチする処
理装置の性能測定装置であって、処理装置が命令をフェ
ッチする毎にそのアドレス情報をラッチするアドレス情
報記憶手段、割込処理の指定アドレス情報をラッチする
指定アドレス情報記憶手段、上記アドレス情報記憶手段
の内容と上記指定アドレス情報記憶手段の内容とのいず
れかを選択する選択手段、上記アドレス情報と上記選択
手段の選択出力とを比較する比較手段、及び該比較手段
から一致信号が出力される毎にオン・オフの状態が変化
するフリップ・フロップを設け、且つ、上記選択手段は
、上記フリップ・フロップがオフであることを条件に上
記指定アドレス情報記憶手段の内容を選択して選択出力
とし、上記フリップ・フロップがオンであることを条件
に上記アドレス情報記憶手段の内容を選択して選択出力
とするように構成され、上記アドレス情報記憶手段は、
上記フリップ・フロップがオンであることを条件に新た
にフェッチされた命令のアドレス情報のラッチを禁止す
るように構成され、上記フリップ・７０ツブのオンの時
間が上記割込処理の走行時間として測定されるように構
成されたことを特徴とするものである。
以下、本発明の実施例を図面を参照しつつ説明する。
第２図は本発明の１実施例を示す図、第３図は本発明の
性能測定装置の動作タイミングの例を示す図、第４図は
演算レベルとＩＯ処理レベルとの関係を示す図である。
性能測定装置の動作タイミングの例を示す図、第４図は
演算レベルとＩＯ処理レベルとの関係を示す図である。
。
第２図において、１は比較回路、２はアドレス・レジス
タ、３はＣＰＵ （処理装置）、４は主記憶装置、５は
リターン争アドレス・レジスタ、６はセレクタ、７はフ
リップ・フロップを示す。
タ、３はＣＰＵ （処理装置）、４は主記憶装置、５は
リターン争アドレス・レジスタ、６はセレクタ、７はフ
リップ・フロップを示す。
ＣＰＵ３は、プリフェッチ方式により主記憶装置４から
次に実行する命令をフェッチする処理装置であって、フ
ェッチする命令のアドレス情報をアドレス・バスに送出
する。アドレス−バスに送出されたアドレス情報は、リ
ターン・アドレス・レジスタ５と比較回路１に入力され
る。比較回路１の他方の入力には、セレクタ６を通して
アドレス・レジスタ２又はリターン会アドレス拳レジス
タ５の内容が供給され、アドレス情報と比較される。
次に実行する命令をフェッチする処理装置であって、フ
ェッチする命令のアドレス情報をアドレス・バスに送出
する。アドレス−バスに送出されたアドレス情報は、リ
ターン・アドレス・レジスタ５と比較回路１に入力され
る。比較回路１の他方の入力には、セレクタ６を通して
アドレス・レジスタ２又はリターン会アドレス拳レジス
タ５の内容が供給され、アドレス情報と比較される。
アドレス・レジスタ２には指定アドレス情報がセットさ
れる。比較回路１の出力端子はフリップ・フロップ７の
入力端子に接続される。フリップ中フロップ７は、比較
回路１から一致信号が送られてくる毎に論理「１」と論
理「０」との間で出力が反転する。クリップ・フロップ
７のＱ端子が論理「０」を出力していることを条件に、
セレクタ６はアドレス拳レジスタ２の内容を選択して比
較回路１に与えると共に、リターン・アドレス・レジス
タ５には常にＣＰＵ３からアドレス・バスに送出された
アドレス情報がセットされる。７リツグ・フロップ７の
Ｑ端子が論理「１」を出力していることを条件に、セレ
クタ６はリターン・アドレス・レジスタ５の内容を比較
回路１に与えると共に、リターン・アドレス・レジスタ
５では新たなアドレス情報のセントが禁止される。
れる。比較回路１の出力端子はフリップ・フロップ７の
入力端子に接続される。フリップ中フロップ７は、比較
回路１から一致信号が送られてくる毎に論理「１」と論
理「０」との間で出力が反転する。クリップ・フロップ
７のＱ端子が論理「０」を出力していることを条件に、
セレクタ６はアドレス拳レジスタ２の内容を選択して比
較回路１に与えると共に、リターン・アドレス・レジス
タ５には常にＣＰＵ３からアドレス・バスに送出された
アドレス情報がセットされる。７リツグ・フロップ７の
Ｑ端子が論理「１」を出力していることを条件に、セレ
クタ６はリターン・アドレス・レジスタ５の内容を比較
回路１に与えると共に、リターン・アドレス・レジスタ
５では新たなアドレス情報のセントが禁止される。
次に、第２図の性能測定装置の動作を第３図及び第４図
を参照しつつ説明する。フリップ・フロップ７のＱ端子
出力が論理「０」の状態で、指定アドレス情報としてＩ
Ｏ処理の先頭番地「＃Ｍ」がアドレス・レジスタ２にセ
ットされる。ＣＰＵ３では、第３図（１）、伐）に示す
ようにｌ’−＃Ｎ−ＩＪがプリフェッチされ、次にｒ＃
Ｎ−１ｊ が実行されると共に「＃Ｎ」がプリンエッチ
される。プリフェッチされた内容は、第３図（３） Ｋ
示すように常にリターン・アドレス・レジスタ５にセッ
トされる。いま、「＃Ｎ」実行後に割込みが発生したと
すると、■０処理の先頭番地に制御が移シ、比較回路１
には、アドレス情報として「＃Ｍ」が供給される。この
時、リターン・アドレス・レジスタ５の内容は、「＃Ｎ
」実行中にプリフェッチされた［”Ｎ＋ＩＪが既にセッ
トされている。又、クリップ・フロッグ７のＱ端子出力
が論理「０」であるから、セレクタ６ではアドレス・レ
ジスタ２の内容「＃Ｍ」が選択され、比較回路１に与え
られている。したがってアドレス・バスのアドレス情報
が「＃Ｍ」になると、比較回路１からは一致信号が出力
される。この一致信号によりフリップ・フロップ７のＱ
端子出力は論理「ｌ」にされる。その結果、リターン・
アドレス・レジスタ５の内容は「＃Ｎ＋１」のままで新
たなアドレス情報「＃Ｍ」のセットが禁止されると共に
、その内容１’−＃Ｎ＋ＩＪがセレクタ６によシ選択さ
れ比較回路１に与えられる。したがって、比較回路１に
おいては、以後リターン・アドレス・レジスタ５の内容
ｒ＃Ｎ＋ＩＪがアドレス情報と比較される。そして、Ｉ
Ｏ処理が終了し、リターン命令が実行されると、割込ま
れた命令の次の番地ｒ”Ｎ＋ＩＪが再度フェッチされる
。仁の時、比較回路１から一致信号がフリップ・フロッ
プ７に送られる。クリップ・フロップ７のＱ端子出力は
、比較回路１から送られてきた一致信号によって、論理
「１」から論理「０」にされる。フリップ・）四ッグ７
のＱ端子出力、即ちＩＯ処理レベルが第３図（５）に示
されている。このフリップ・フロップ７のＱ端子出力が
論理「１」である時間を測定することによシ、ＩＯ処理
レベルの走行時間がわかる。
を参照しつつ説明する。フリップ・フロップ７のＱ端子
出力が論理「０」の状態で、指定アドレス情報としてＩ
Ｏ処理の先頭番地「＃Ｍ」がアドレス・レジスタ２にセ
ットされる。ＣＰＵ３では、第３図（１）、伐）に示す
ようにｌ’−＃Ｎ−ＩＪがプリフェッチされ、次にｒ＃
Ｎ−１ｊ が実行されると共に「＃Ｎ」がプリンエッチ
される。プリフェッチされた内容は、第３図（３） Ｋ
示すように常にリターン・アドレス・レジスタ５にセッ
トされる。いま、「＃Ｎ」実行後に割込みが発生したと
すると、■０処理の先頭番地に制御が移シ、比較回路１
には、アドレス情報として「＃Ｍ」が供給される。この
時、リターン・アドレス・レジスタ５の内容は、「＃Ｎ
」実行中にプリフェッチされた［”Ｎ＋ＩＪが既にセッ
トされている。又、クリップ・フロッグ７のＱ端子出力
が論理「０」であるから、セレクタ６ではアドレス・レ
ジスタ２の内容「＃Ｍ」が選択され、比較回路１に与え
られている。したがってアドレス・バスのアドレス情報
が「＃Ｍ」になると、比較回路１からは一致信号が出力
される。この一致信号によりフリップ・フロップ７のＱ
端子出力は論理「ｌ」にされる。その結果、リターン・
アドレス・レジスタ５の内容は「＃Ｎ＋１」のままで新
たなアドレス情報「＃Ｍ」のセットが禁止されると共に
、その内容１’−＃Ｎ＋ＩＪがセレクタ６によシ選択さ
れ比較回路１に与えられる。したがって、比較回路１に
おいては、以後リターン・アドレス・レジスタ５の内容
ｒ＃Ｎ＋ＩＪがアドレス情報と比較される。そして、Ｉ
Ｏ処理が終了し、リターン命令が実行されると、割込ま
れた命令の次の番地ｒ”Ｎ＋ＩＪが再度フェッチされる
。仁の時、比較回路１から一致信号がフリップ・フロッ
プ７に送られる。クリップ・フロップ７のＱ端子出力は
、比較回路１から送られてきた一致信号によって、論理
「１」から論理「０」にされる。フリップ・）四ッグ７
のＱ端子出力、即ちＩＯ処理レベルが第３図（５）に示
されている。このフリップ・フロップ７のＱ端子出力が
論理「１」である時間を測定することによシ、ＩＯ処理
レベルの走行時間がわかる。
以上のように、割込みが発生してＩＯ処理の先頭番地に
制御が移った時、プリンエッチにょ夛、ＩＯ処理が終了
した後リターン命令で実行されるアドレス情報をラッチ
しておくので、第４図に示すように１０処理の先頭番地
ｒ ＭＪに対し、ＩＯ処理の終了番地が「＃Ｍ×α」、
「 Ｍ＋β」、ｒ＃Ｍ＋γ」、「＃Ｍ十δ」のいずれで
あっても全く同様に走行時間を測定することができる。
制御が移った時、プリンエッチにょ夛、ＩＯ処理が終了
した後リターン命令で実行されるアドレス情報をラッチ
しておくので、第４図に示すように１０処理の先頭番地
ｒ ＭＪに対し、ＩＯ処理の終了番地が「＃Ｍ×α」、
「 Ｍ＋β」、ｒ＃Ｍ＋γ」、「＃Ｍ十δ」のいずれで
あっても全く同様に走行時間を測定することができる。
第４図に示すようなＩＯ処理を２１図に示す従来の性能
測定装置によって測定する場合には、ＩＯ処理の実行中
に上記■０処理の終了番地のいずれかをアドレス・レジ
スタ２に指定することが必要となる。
測定装置によって測定する場合には、ＩＯ処理の実行中
に上記■０処理の終了番地のいずれかをアドレス・レジ
スタ２に指定することが必要となる。
以上の説明から明らかなように、本発明によれば、１０
処理の先頭番地（指定アドレス情報）をセントするレジ
スタと、グリフエッチ方式にょシ割込まれだ命令の次の
番地をセットするレジスタとを設け、アドレス情報との
一致を検出してＩＯ処理レベルの走行時間を測定するの
で、簡単な構成により、ＩＯ処理レベルの走行時間を切
分けることができる。
処理の先頭番地（指定アドレス情報）をセントするレジ
スタと、グリフエッチ方式にょシ割込まれだ命令の次の
番地をセットするレジスタとを設け、アドレス情報との
一致を検出してＩＯ処理レベルの走行時間を測定するの
で、簡単な構成により、ＩＯ処理レベルの走行時間を切
分けることができる。
第１図は性能測定装置の従来例を示す図、第２図は本発
明の１実施例を示す図、第３図は本発明の性能測定装置
の動作タイミングの例を示す図、第４図は演算レベルと
工０処理レベルとの関係を示す図である。 １・・・比較回路、２・・・アドレス・レジスタ、３・
・・ＣＰＵ （処理装置）、４・・・主記憶装置、５・
・・リターン・アドレス・レジスタ、６・・・セレクタ
、７・・・クリップ・フロップ。
明の１実施例を示す図、第３図は本発明の性能測定装置
の動作タイミングの例を示す図、第４図は演算レベルと
工０処理レベルとの関係を示す図である。 １・・・比較回路、２・・・アドレス・レジスタ、３・
・・ＣＰＵ （処理装置）、４・・・主記憶装置、５・
・・リターン・アドレス・レジスタ、６・・・セレクタ
、７・・・クリップ・フロップ。
Claims (1)
- プリンエッチ方式によって次に実行する命令をフェッチ
する処理装置の性能測定装置であって、処理装置が命令
をフェッチする毎にそのアドレス情報をラッチするアド
レス情報記憶手段、割込処理の指定アドレス情報をラン
チする指定アドレス情報記憶手段、上記アドレス情報記
憶手段の内容と上記指定アドレス情報記憶手段の内容と
のいずれかを選択する選択手段、上記アドレス情報と上
記選択手段の選択出力とを比較する比較手段、及び核比
較手段から一致信号が出力される毎にオン・オフの状態
が変化するフリップ・フロップを設け、且つ、上記選択
手段は、上記フリップ・フロップがオフであることを条
件に上記指定アドレス情報記憶手段の内容を選択して選
択出力とし、上記フリップ・フロップがオンであること
を条件に上記アドレス情報記憶手段の内容を選択して選
択出力とするように構成され、上記アドレス情報記憶手
段は、上記フリップ・フロップがオンであることを条件
に新たにフェッチされた命令のアドレス情報のラッチを
禁止するように構成され、上記フリップ・フロップのオ
ンの時間が上記割込処理の走行時間として測定されるよ
うに構成されたことを特徴とする処理装置の性能測定装
置。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP57151492A JPS5941068A (ja) | 1982-08-31 | 1982-08-31 | 処理装置の性能測定装置 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP57151492A JPS5941068A (ja) | 1982-08-31 | 1982-08-31 | 処理装置の性能測定装置 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPS5941068A true JPS5941068A (ja) | 1984-03-07 |
Family
ID=15519673
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP57151492A Pending JPS5941068A (ja) | 1982-08-31 | 1982-08-31 | 処理装置の性能測定装置 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS5941068A (ja) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS6388644A (ja) * | 1986-10-01 | 1988-04-19 | Nec Ic Microcomput Syst Ltd | 中央処理装置 |
-
1982
- 1982-08-31 JP JP57151492A patent/JPS5941068A/ja active Pending
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS6388644A (ja) * | 1986-10-01 | 1988-04-19 | Nec Ic Microcomput Syst Ltd | 中央処理装置 |
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