JPH02217935A - デバッグ用割込み発生回路 - Google Patents

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】 逸折犬ヱ 本発明はデバッグ用割込み発生回路に関し、特にマイク
ロプログラムの検証のために中央処理装置に設けられる
デバッグ用割込み発生回路に関する。

良惠盈韮 従来、マイクロプログラムの検証方法としては、検証対
象のマイクロプログラムの実行中に外部から割込み信号
を与え、この割込み信号が与えられても所定の処理が間
違いなく行われるかを調べることによりマイクロプログ
ラムの検証を行う方法がある。

このような従来のマイクロプログラムの検証方法では、
マイクロプログラムの特定の条件に同期して割込み信号
を与えることがＭＬ＜、割込み発生の様々なタイミング
に対応してマイクロプログラムの検証を行うことが離し
いという問題点がある。

ユ曹しとｌ的 本発明は上記のような従来のものの問題点を除去すべく
なされたもので、実現困難であった条件のもとでのマイ
クロプログラムの検証を容易に可能とすることができる
デバッグ用割込み発生回路の掃供を目的とする。

ｉ匪ム璽虞 本発明によるデバッグ用割込み発生回路は、内部バスを
有する情報処理装置のデバッグ用割込み発生回路であっ
て、マイクロ命令実行毎に予め設定した所定レジスタの
データを前記内部バス上に出力する出力手段と、前記出
力手段により前記内部バス上に出力された前記所定レジ
スタのデータと、予め設定された第１の比較データとを
比較する第１の比較手段と、前記出力手段により前記内
部バス上に出力された前記所定レジスタのデータと、予
め設定された第２の比較データとを比較する第２の比較
手段と、前記第１および第２の比較手段各々の比較結果
に応じて割込みを発生する手段とを有することを特徴と
する。

次に、本発明の一実施例について図面を参照して説明す
る。

第１図は本発明の一実施例の構成を示すブロック図であ
る０図において、制御記憶１から読出されたマイクロプ
ログラムのマイクロ命令は命令レジスタ２に保持され、
選択回路４を介して実行制御部５に供給されて実行され
る。

この場合、フリップフロップ（Ｆ／Ｆ）６は論理“Ｏｎ
となっており、プリップフロップ６からの出力信号によ
り選択回Ｆ＃１４では命令レジスタ２からの出力信号が
選択される。

フリップフロップ６はその内容をマイクロ命令が実行さ
れる毎に反転する機能を有しているので、命令レジスタ
２に保持されたマイクロ命令が実行されると、フリップ
フロップ６の内容が反転されて論理“１″となり、選択
回路４ではバス出力命令レジスタ３の出力信号が選択さ
れる。

バス出力命令レジスタ３には予め設定された所定レジス
タ（図示せず）の内容を実行制御部５の内部バス５１上
に出力させるためのマイクロ命令が図示せぬコンソール
からセットされているので、フリップフロップ６の内容
が論理“ｌ”になると、該マイクロ命令が８沢回路４を
介して実行制御部５に供給されて実行される。

但し、該マイクロ命令は所定レジスタの内容を内部バス
５１上に出力させるのみで、ハードウェア状態を一切変
化することはない。

該マイクロ命令の実行により内部バス５１上に出力され
た所定レジスタの内容ＢｔｌＳは比較回路９゜１０に夫
々供給され、予めコンソールからセ・ントされたモード
に応じた制御回路１２からの制御により、比較回路９，
１０において比較データレジスタ７８に予めコンソール
からセットされたデータＤＩ　、Ｄ２　と比較される。

すなわち、制御回路１２からの制御信号に応じて、内部
バス５１上に出力された所定レジスタの内容ＢｔｌＳが
比較データレジスタ７．８にセットされたデータＤｉ　
、Ｄ２と等しいことが比較回路９゜１０で検出されたと
き、または内部バス５１上に出力された所定レジスタの
内容ＢＵＳが比較データレジスタ７．８にセットされた
データＤＩ　、　Ｄ２よりも小さいことが比較回路９．
１０で検出されたとき、あるいは内部バス５１上に出力
された所定レジスタの内容ＢｕＳが比較データレジスタ
７゜８にセットされたデータＤＩ　、Ｄ２よりも大きい
ことが比較回路９，１０で検出されたときに、夫々比較
回路９，１０から演算回路１１に論理“１”が出力され
る。

演算回路１１では予めコンソールからセットされたモー
ドに応じた制御回路１２からの制御により、比較回路９
．１０の比較結果Ｐ、Ｑの演算（論理和演算、論理積演
算、否定論理積演算）が行われ、その演算結果が割込み
発生要因信号としてアンドゲート１３に出力される。

一方、命令レジスタ２においてはフリップフロ・ツブ６
の内容が論理“１”のときにその内容が保持され、フリ
ップフロップ６の内容が論理“ｏ″のときに制御記憶１
から読出されたマイクロ命令が格納される。

第２図は第１図の比較回路９．１０および演算回路１１
の出力関係を示す図である。これら第１図および第２図
を用いて比較回１１’ｌｔ９．１０および演算回路１１
の動作について説明する。

コンソールから制御回路１２にモードＩが指定されると
、比較回路９においては内部バス５１Ｆ。

に出力された所定レジスタの内容ＢｕＳと比較データレ
ジスタ７にセットされたデータＤ１とが等しいとき、す
なわちＢＵＳ＝ＤＩのときに論理″１″が出力される。

また、比較回路１０においては内部バス５１上に出力さ
れた所定レジスタの内容ＢｕＳと比較データレジスタ８
にセットされたデータＤ２とが等しいとき、ずなわちＢ
ｔｌＳ＝Ｄ２のときに論理″１″が出力される。

このとき、演算回路１１においては比較回路９の比較結
果Ｐと比較回路１０の比較結果Ｑとの論理和演算（Ｐ　
　ＯＲＱ）が行われる。すなわち、８ＵＳ＝Ｄ１まりｇ
、ｔＢＵＳ　＝　Ｄ　２　ノトキニ演１回Ｒ１１からア
ンドゲート１３に割込み発生要因信号として論理“１“
が出力される。

コンソールから制御回路１２にモード■が指定されると
、比較回路９においては内部バス５１上に出力された所
定レジスタの内容８ｕＳが比較データレジスタ７にセッ
トされたデータＤ１と等しいか、あるいは大きいとき、
すなわちＢｕＳ≧Ｄ１のときに論理“１”が出力される
。

また、比較回路１０においては内部バス５１１に出力さ
れた所定レジスタの内容ＢＵＳが比較データレジスタ８
にセットされたデータＤ２と等しいか、あるいは小さい
とき、すなわちＢｕＳ≦Ｄ２のときに論理“１”が出力
される。

このとき、演算回路１１においては比較回路９の比較結
果Ｐと比較回路１０の比較結果Ｑとの論理積演算（Ｐ　
　ＡＮＤ　　Ｑ）が行われる。すなわち、Ｄ１≦ＢｕＳ
≦Ｄ２のときに演算回路１１からアンドゲート１３に割
込み発生要因信号として論理′１”が出力される。

コンソールから制御回路１２にモード■が指定されると
、比較回路９においては内部バス５１上に出力された所
定レジスタの内容ＢｕＳが比較データレジスタ７にセッ
トされたデータＤ１と等しいか、あるいは大きいとき、
すなわちＢｕＳ≧Ｄ１のときに論理“１″が出力される
。

また、比較回路１０においては内部バス５１上に出力さ
れた所定レジスタの内容ＢＵＳが比較データレジスタ８
にセットされたデータＤ２と等しいか、あるいは小さい
とき、すなわちＢｕＳ≦Ｄ２のときに論理“１”が出力
される。

このとき、演算回路１１においては比較回路９の比較結
果Ｐと比較回路１０の比較結果Ｑとの否定論理積演算（
Ｐ　　ＨＡＮＤ　　Ｑ）が行われる。すなわち、８１１
３＜ＤｉまたはＢｕｓ＞Ｃ２のときに演算回路１１から
アンドゲート１３に割込み発生要因Ｃ８号として論理“
１”が出力される。

第３図は本発明の一実施例の動作を示すタイミングチャ
ートである。これら第１図〜第３図を用いて本発明の一
実施例の動作について説明する。

フリップフロップ６の内容が論理″０”のときに、制御
記憶１からマイクロ命令Ａが読出されて命令レジスタ２
に格、納されると、マイクロ命令Ａが選択回路４を介し
て実行制御部５に供給されて実行される。

このマイクロ命令Ａの実行により、命令レジスタ２には
次に実行されるマイクロ命令Ｂが制御記憶１から読出さ
れて格納される。

これと同時に、フリップフロップ６の内容が論理“１″
に反転されるので、命令レジスタ２に格納されたマイク
ロ命令Ｂはそのまま保持されるとともに、選択回路４で
はバス出力命令レジスタ３に格納されているマイクロ命
令２を選択し、実行制御部５にはマイクロ命令Ｚが供給
されて実行される。

このマイクロ命令Ｚの実行により、所定レジスタの内容
ＢｔｌＳが内部バス５１上に出力されて比較回路９．１
０に供給される。

比較回路９．１０では制御回路１２の制御によりモード
１〜■に応じて所定レジスタの内容ＢｔｌＳと比較デー
タレジスタ７．８に夫々格納されたデータＤＩ　、Ｃ２
との比較が行われ、演算回路１１で制御回路１２の制御
によりモード１〜■に応じてこれら比較結果Ｐ、Ｑの演
算が行われる。

演算回路１１はこれら比較結果Ｐ、Ｑの演算結果に応じ
て割込み発生要因信号として論理“１′または論理“０
”をアンドゲート１３に出力する。

アンドゲート１３ではフリ・ツブフロップ６の内容と演
算回路１１からの３１１込み発生要因信号との論理積が
とられており、フリップフロップ６の内容が論理″１”
のときに演算回路１１からの割込み発生要因信号が論理
“１“になると、実行制御部５への割込み要求信号とし
て論理“１“が出力される。

すなわち、バス出力命令レジスタ３に格納されているマ
イクロ命令２の実行によって所定レジスタから内部バス
５１上に出力された内容圓Ｓがコンソールから指定され
た比較条件を満足した場合にのみ、実行制御部５への割
込み要求信号として論理“１”が出力される。

実行制９１１部５ではアンドゲート１３からのＦＪ込み
要求信号が入力されると、割込みを発生させる。

フリップフロップ６の内容が論理“０″の場合ニハ、比
較回ｖ！ＩＩ９．１０および？？４五回路１１により所
定レジスタの内容ＢｕＳがコンソールから指定された比
較条件を満足していることが検出されても実行制御部５
に割込み要求信号が出力されることはない。

マイクロ命令２により所定レジスタから出力された内容
ＢｕＳが比較回！ｉ９．１０および演算回路１１により
コンソールから指定された比較条件を満足していないこ
とが検出されたときには、フリップフロップ６の内容が
論理“０″に反転されることにより、命令レジスタ２に
保持されたマイクロ命令Ｂが選択回路４を介して実行制
御部５に供給されて実行される。

以後、上述の動作と同様にして、マイクロ命令Ｂの実行
後にマイクロ命令２が実行され、マイクロ命令Ｚの実行
後にマイクロ命令Ｃが実行される。

したがって、予めコンソールからバス出力命令レジスタ
３に比較対象のレジスタの内容ＢｕＳを内部バス５１に
出力させるためのマイクロ命令をセットし、また比較デ
ータレジスタ７．８に期待値ＤＩ　、Ｄ２をセットし、
制御回路１２にモードＩ〜■を指定しておけば、従来実
現困難であった条件のもとてのマイクロプログラムの検
証を容易に行うことができる。

このように、検証対象のマイクロプログラムのマイクロ
命令が実行される毎に所定レジスタの内容ＢＩＪＳを内
部バス５１１に出力させ、この所定レジスタの内容８Ｕ
Ｓが予めコンソールから指定された比較条件を満足して
いることが検出されたときに割込みを発生させるように
することによって、従来実現困難であった条件のもとて
のマイクロプログラムの検証を容易に可能とすることが
でき、デバッグの効率を向上させることができる。

ｉ匪ム豆】 以上説明したように本発明によれば、マイクロ命令実行
毎に予め設定した所定レジスタのデータを内部バス上に
出力させ、該データと予め設定された第１および第２の
比較データとの比較結果に応じて割込みを発生させるよ
うにすることによって、実現困難であった条件のもとで
のマイクロプログラムの検証を容易に可能とすることが
できるという効果がある。

【図面の簡単な説明】

第１図は本発明の一実施例の構成を示すプロ・ツク図、
第２図は第１図の比較回路および演算回路の出力関係を
示す図、第３図は本発明の一実施例の動作を示すタイミ
ングチャートである。 主要部分の符号の説明 ３・・・・・・バス出力命令レジスタ ４・・・・・・選択回路 ５・・・・・・実行制御部 ６・・・・・・フリ・ツブフロップ ７．８・・・・・・比較データレジスタ９．１０・・・
・・・比較回路 １１・・・・・・演算回路 １２・・・・・・制御回路 １３・・・・・・アンドゲート ５１・・・・・・内部バス

Claims (1)

【特許請求の範囲】
1. （１）内部バスを有する情報処理装置のデバッグ用割込
   み発生回路であって、マイクロ命令実行毎に予め設定し
   た所定レジスタのデータを前記内部バス上に出力する出
   力手段と、前記出力手段により前記内部バス上に出力さ
   れた前記所定レジスタのデータと、予め設定された第１
   の比較データとを比較する第１の比較手段と、前記出力
   手段により前記内部バス上に出力された前記所定レジス
   タのデータと、予め設定された第２の比較データとを比
   較する第２の比較手段と、前記第１および第２の比較手
   段各々の比較結果に応じて割込みを発生する手段とを有
   することを特徴とするデバッグ用割込み発生回路。