JPS5942620A - デジタル信号処理装置 - Google Patents
デジタル信号処理装置Info
- Publication number
- JPS5942620A JPS5942620A JP15075982A JP15075982A JPS5942620A JP S5942620 A JPS5942620 A JP S5942620A JP 15075982 A JP15075982 A JP 15075982A JP 15075982 A JP15075982 A JP 15075982A JP S5942620 A JPS5942620 A JP S5942620A
- Authority
- JP
- Japan
- Prior art keywords
- signal
- synchronizing
- circuit
- gate
- area
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Granted
Links
Classifications
-
- G—PHYSICS
- G11—INFORMATION STORAGE
- G11B—INFORMATION STORAGE BASED ON RELATIVE MOVEMENT BETWEEN RECORD CARRIER AND TRANSDUCER
- G11B20/00—Signal processing not specific to the method of recording or reproducing; Circuits therefor
- G11B20/10—Digital recording or reproducing
Landscapes
- Engineering & Computer Science (AREA)
- Signal Processing (AREA)
- Signal Processing For Digital Recording And Reproducing (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
本発明はデジタル信号処理装置、特（−同期領域を持つ
記録方式の記録媒体から信号を読み込んだ時同期領域を
検出できるデジタル信号処理装置に関する。
記録方式の記録媒体から信号を読み込んだ時同期領域を
検出できるデジタル信号処理装置に関する。
一般的なデジタル信号記憶装置、特Ｃ磁気記憶装置、特
に磁気記憶装置（例えばフロッピーディスク装置など）
においては、データ領域の前に同期の為の同期領域がお
かれている。その場合この同期領域を効果的に利用する
こと（二よって同期回路の設定が正しく行われ、読み取
りエラーの少ない動作が可能（−なる。従来ではこのよ
うな同期領域を検出する回路が種々提案されているが、
いずれもカウンタなどを用いた複雑な回路となっており
、またウィンド信号の同期状態に従って同期領域の検出
が不確かになるなどの欠点があった。
に磁気記憶装置（例えばフロッピーディスク装置など）
においては、データ領域の前に同期の為の同期領域がお
かれている。その場合この同期領域を効果的に利用する
こと（二よって同期回路の設定が正しく行われ、読み取
りエラーの少ない動作が可能（−なる。従来ではこのよ
うな同期領域を検出する回路が種々提案されているが、
いずれもカウンタなどを用いた複雑な回路となっており
、またウィンド信号の同期状態に従って同期領域の検出
が不確かになるなどの欠点があった。
従って本発明はこのよう−な従来の欠点を除去するもの
で、カウンタなどを用いず簡単な回路構成じより同期領
域を検出し、また同期領域（二続くデータ領域を読み込
んだ時同期回路がデータ領域にとって最適になるように
動作するデジタル信号処理装置を提供することを目的と
する。
で、カウンタなどを用いず簡単な回路構成じより同期領
域を検出し、また同期領域（二続くデータ領域を読み込
んだ時同期回路がデータ領域にとって最適になるように
動作するデジタル信号処理装置を提供することを目的と
する。
本発明によればこの目的を達成する為に、記録媒体から
読み出された入力データと同期回路からのウィンド信号
及びその反転信号とを論理処理すること（−よりウィン
ド信号の同期状態に無関係（二同期領域を検出し、その
同期領域（二続くデータ領域をカバーするロック信号を
出力させるような構成を採用した。
読み出された入力データと同期回路からのウィンド信号
及びその反転信号とを論理処理すること（−よりウィン
ド信号の同期状態に無関係（二同期領域を検出し、その
同期領域（二続くデータ領域をカバーするロック信号を
出力させるような構成を採用した。
以下図面（−示す実施例に従って４本発明の詳細な説明
する。
する。
第１図には本発明（−よる信号処理回路の構成がブロッ
ク図として図示されており、信号線ＩＧ二は第２図へ）
で図示したような記録媒体から読み取られた信号が入力
される。この信号線１はアントゲ−）１０．ＩＮ二接続
されている。一方信号線２には第２図（Ｂ）（二図示し
たような同期回路（図示せず）からの出力信号（すなわ
ちウィンド信号）が現れ、このウィンド信号は直接アン
ドゲート１０の他方の入力に接続されるとともに、反転
されてアンドゲート１１の他方の入力端子に入力される
。またアンドゲート１０，１１はそれぞれ例えばワンン
ヨットマルチバイプレータで構成されるタイマー回路１
２．１３に接続され、これらの、タイマー回路の出力は
イクスクルーシプオアゲート１４（−接続される。また
このイクスクルーシブオアゲートの出力は同じくワンシ
ョットマルチパイブレークなどで構成されるタイマー回
路１５（二人力され、その出力がオアゲート１６に入力
される。またこのオアゲート１６の他方の端子（二は信
号線８を介してホスト側からの信号が入力され、必要に
応じてホスト側からの制御信号を受けることができるよ
うに構成されている。
ク図として図示されており、信号線ＩＧ二は第２図へ）
で図示したような記録媒体から読み取られた信号が入力
される。この信号線１はアントゲ−）１０．ＩＮ二接続
されている。一方信号線２には第２図（Ｂ）（二図示し
たような同期回路（図示せず）からの出力信号（すなわ
ちウィンド信号）が現れ、このウィンド信号は直接アン
ドゲート１０の他方の入力に接続されるとともに、反転
されてアンドゲート１１の他方の入力端子に入力される
。またアンドゲート１０，１１はそれぞれ例えばワンン
ヨットマルチバイプレータで構成されるタイマー回路１
２．１３に接続され、これらの、タイマー回路の出力は
イクスクルーシプオアゲート１４（−接続される。また
このイクスクルーシブオアゲートの出力は同じくワンシ
ョットマルチパイブレークなどで構成されるタイマー回
路１５（二人力され、その出力がオアゲート１６に入力
される。またこのオアゲート１６の他方の端子（二は信
号線８を介してホスト側からの信号が入力され、必要に
応じてホスト側からの制御信号を受けることができるよ
うに構成されている。
次（二このよう（二構成されたデジタル信号処理回路の
動作を説明する。
動作を説明する。
令弟１図の信号線り二第２図へ）で図示したような信号
が入力された場合を考える。第２図へ）においてｎ＋３
ビツト目から同期領域に入ったとすると、同図に示すよ
４二ｎ＋４．ｎ＋５・・・にはデータ０．０・・・が読
み込まれる。さら（−第２図［Ｆ］）で示したように同
期回路からのウィンド信号も入力に同期して信号線２に
現れる。今ｎ ＋ ３ビツト目の同期領域に入ると、ウ
ィンド信号と入力信号はアンドゲート１０によってその
論理積がとられ、タイマー回路１２がトリガーされる。
が入力された場合を考える。第２図へ）においてｎ＋３
ビツト目から同期領域に入ったとすると、同図に示すよ
４二ｎ＋４．ｎ＋５・・・にはデータ０．０・・・が読
み込まれる。さら（−第２図［Ｆ］）で示したように同
期回路からのウィンド信号も入力に同期して信号線２に
現れる。今ｎ ＋ ３ビツト目の同期領域に入ると、ウ
ィンド信号と入力信号はアンドゲート１０によってその
論理積がとられ、タイマー回路１２がトリガーされる。
従ってタイマー回路１２の出力線３（二は再トリガーが
続くので第２図（Ｃ）で示したようにハイレベルの信号
が現れる。
続くので第２図（Ｃ）で示したようにハイレベルの信号
が現れる。
一方アンドゲート１１（二人力されるウィンド信号は反
転されるので、アンドゲート１１は遮断され、ｎ＋１
ビット目でタイマー回路１３がトリガーされたのを最後
にタイマー回路１３０時定数で定められた時間経過後そ
の出力線４に現れる信号は第２図（５）に示したごとく
ｍ＋１ビツト目付近でローレベルに変化する。第２図（
Ｃ）、 ０）に示した信号はイクスクルーシブオアゲー
ト１４によってその排他的論理和かとられるのでその出
力線５に現われる信号は第２図＠）に示したようにｍ＋
１ビツト目でハイレベル（−なる。この立ち上がり信号
によってタイマー回路１５が駆動され、その出力線６に
は第２図Ｖ）で示したような信号が出力される。
転されるので、アンドゲート１１は遮断され、ｎ＋１
ビット目でタイマー回路１３がトリガーされたのを最後
にタイマー回路１３０時定数で定められた時間経過後そ
の出力線４に現れる信号は第２図（５）に示したごとく
ｍ＋１ビツト目付近でローレベルに変化する。第２図（
Ｃ）、 ０）に示した信号はイクスクルーシブオアゲー
ト１４によってその排他的論理和かとられるのでその出
力線５に現われる信号は第２図＠）に示したようにｍ＋
１ビツト目でハイレベル（−なる。この立ち上がり信号
によってタイマー回路１５が駆動され、その出力線６に
は第２図Ｖ）で示したような信号が出力される。
この信号は位相同期回路中の足数切り替え回路の切り替
え信号（すなわちロック信号）として使用される。
え信号（すなわちロック信号）として使用される。
この状態を全体的に見た例が第４図に図示されており、
第４図囚で示した同期領域を検出し、ギの同期領域の後
半において第４図［Ｆ］）で示したようなロック信号１
７が出力され、このロック信号はタイマー回路１５の時
定数を適当嘔二定めることによりデータ領域を十分カバ
ーするまで継続し、その後ローレベル（二変化するもの
である。従って同期領域を必要時間同期モードで読み込
むこと）ユよってこのブロックの特性を位相同期回路（
−電気的に設定し、設定し終わった時点でこの特性を俣
持する為、ロック信号を出力しデータ領域をカバーした
ところでロック信号が零になるようＣ二される。
第４図囚で示した同期領域を検出し、ギの同期領域の後
半において第４図［Ｆ］）で示したようなロック信号１
７が出力され、このロック信号はタイマー回路１５の時
定数を適当嘔二定めることによりデータ領域を十分カバ
ーするまで継続し、その後ローレベル（二変化するもの
である。従って同期領域を必要時間同期モードで読み込
むこと）ユよってこのブロックの特性を位相同期回路（
−電気的に設定し、設定し終わった時点でこの特性を俣
持する為、ロック信号を出力しデータ領域をカバーした
ところでロック信号が零になるようＣ二される。
なお、第１図（−示したようにオアゲート１６の他方の
入力端子はホスト側からの信号線８と接続されている為
４二、必要（二応じてホスト側からの制御信号をロック
信号として送ることも可能である。
入力端子はホスト側からの信号線８と接続されている為
４二、必要（二応じてホスト側からの制御信号をロック
信号として送ることも可能である。
一方ウインド信号は同期のタイミングＣ−よっては第３
図［Ｆ］）で示したように入力信号に対して第２図に図
示したのと位相が１８０°ずれる場合がある。
図［Ｆ］）で示したように入力信号に対して第２図に図
示したのと位相が１８０°ずれる場合がある。
このような場合同期領域に入ると信号線１，２に現われ
る読み取り信号（第３図囚）とウィンド信号（第３図の
））のアンドゲート１２によるアンド信号は零となるの
でタイマー回路１２は再トリガーされなくなり（第３図
（Ｃ）参照）、一方アンドゲート１１は導通するので、
タイマー回路１３は第３図■）に示したようＣ二連統帥
にトリガーされ、ハイレベルの信号を有する。タイマー
回路１２は前述したよう（−その時定数で定まる時間を
経た後第３図（Ｃ）−二示したようにハイレベルに変化
する。これらの信号はイクスクルーシプオアゲート１４
によってその排他的論理和がとられ、第２図＠Ｌ （Ｆ
）に示したようなロック信号を所定時間だけ出力する。
る読み取り信号（第３図囚）とウィンド信号（第３図の
））のアンドゲート１２によるアンド信号は零となるの
でタイマー回路１２は再トリガーされなくなり（第３図
（Ｃ）参照）、一方アンドゲート１１は導通するので、
タイマー回路１３は第３図■）に示したようＣ二連統帥
にトリガーされ、ハイレベルの信号を有する。タイマー
回路１２は前述したよう（−その時定数で定まる時間を
経た後第３図（Ｃ）−二示したようにハイレベルに変化
する。これらの信号はイクスクルーシプオアゲート１４
によってその排他的論理和がとられ、第２図＠Ｌ （Ｆ
）に示したようなロック信号を所定時間だけ出力する。
従って第３図（二図示したよう（二読み取り信号とウィ
ンド信号の同期状態が反転したような場合もまったく同
様にロック信号が得られることになる。
ンド信号の同期状態が反転したような場合もまったく同
様にロック信号が得られることになる。
以上説明したよう（一本発明（ユよれば簡単な回路構成
（二よりウィンド信号と入力信号の同期状態（二無関係
し正しく同期領域を検出し、その同期領域（−続くデー
タ領域においては所定時間ロック信号を発生させること
ができるので、簡単な回路構成（−よって位相同期回路
や検出装置の精度を向上させることができるという優れ
た効果が得られる。
（二よりウィンド信号と入力信号の同期状態（二無関係
し正しく同期領域を検出し、その同期領域（−続くデー
タ領域においては所定時間ロック信号を発生させること
ができるので、簡単な回路構成（−よって位相同期回路
や検出装置の精度を向上させることができるという優れ
た効果が得られる。
第１図は本発明のデジタル処理回路の概略構成を示した
ブロック図、第２図囚〜（Ｆ）及び第３図（ト）〜０）
はそれぞれ第１図の回路の動作を説明する信号波形図、
第４図へ）、 ｅ）はロック信号の発生を説明した説明
図である。
ブロック図、第２図囚〜（Ｆ）及び第３図（ト）〜０）
はそれぞれ第１図の回路の動作を説明する信号波形図、
第４図へ）、 ｅ）はロック信号の発生を説明した説明
図である。
Claims (1)
- 記録媒体から読み出された入力データと同期回路からの
ウィンド信号及びその反転信号とを論理処理することに
よりウィンド信号の同期状態に無関係（二同期領域を検
出し、同期領域を検出し、同期領域に続くデータ領域を
カバーするロック信号を出力させることを特徴とするデ
ジタル信号処理装置。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP15075982A JPS5942620A (ja) | 1982-09-01 | 1982-09-01 | デジタル信号処理装置 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP15075982A JPS5942620A (ja) | 1982-09-01 | 1982-09-01 | デジタル信号処理装置 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPS5942620A true JPS5942620A (ja) | 1984-03-09 |
| JPH047028B2 JPH047028B2 (ja) | 1992-02-07 |
Family
ID=15503788
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP15075982A Granted JPS5942620A (ja) | 1982-09-01 | 1982-09-01 | デジタル信号処理装置 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS5942620A (ja) |
-
1982
- 1982-09-01 JP JP15075982A patent/JPS5942620A/ja active Granted
Also Published As
| Publication number | Publication date |
|---|---|
| JPH047028B2 (ja) | 1992-02-07 |
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