JPS594364A - 単線同期式受信装置 - Google Patents
単線同期式受信装置Info
- Publication number
- JPS594364A JPS594364A JP11355182A JP11355182A JPS594364A JP S594364 A JPS594364 A JP S594364A JP 11355182 A JP11355182 A JP 11355182A JP 11355182 A JP11355182 A JP 11355182A JP S594364 A JPS594364 A JP S594364A
- Authority
- JP
- Japan
- Prior art keywords
- signal
- data
- flip
- shift register
- flop
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Pending
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Classifications
-
- H—ELECTRICITY
- H04—ELECTRIC COMMUNICATION TECHNIQUE
- H04L—TRANSMISSION OF DIGITAL INFORMATION, e.g. TELEGRAPHIC COMMUNICATION
- H04L25/00—Baseband systems
- H04L25/38—Synchronous or start-stop systems, e.g. for Baudot code
- H04L25/40—Transmitting circuits; Receiving circuits
Landscapes
- Engineering & Computer Science (AREA)
- Computer Networks & Wireless Communication (AREA)
- Signal Processing (AREA)
- Dc Digital Transmission (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
この発明は一本の信号線に同期波形と信号波形の両者を
重畳して転送する単線同期式通信に用いる単線同期式受
信装置に関する。
重畳して転送する単線同期式通信に用いる単線同期式受
信装置に関する。
一般に、単線同期式通信方式においては、同期波形と信
号波形の識別をする必要上、前記両者の周波数を変えて
送出し、受信後、ろ波回路により信号波形を取り出す方
式が採られる。そしてその送信部には重畳回路が、又、
受信部にはる波回路が用いられ、これら両回路をコンデ
ンザ、抵抗によるアナログ回路で構成している。
号波形の識別をする必要上、前記両者の周波数を変えて
送出し、受信後、ろ波回路により信号波形を取り出す方
式が採られる。そしてその送信部には重畳回路が、又、
受信部にはる波回路が用いられ、これら両回路をコンデ
ンザ、抵抗によるアナログ回路で構成している。
ところで、上記従来装置は重畳あるいはる波に必要な時
定数をアナログ回路で４’１４にしているため、周囲温
度の変化９部品定数のパ巧ツキに起因する時定数の変動
により回線の信頼性が低下する欠点を有している。
定数をアナログ回路で４’１４にしているため、周囲温
度の変化９部品定数のパ巧ツキに起因する時定数の変動
により回線の信頼性が低下する欠点を有している。
そこで本発明者は上記従来装置の欠点を解決する単線同
期式送信装置を提案したので、説明の便宜上、先ずこの
送信装置について説明する。
期式送信装置を提案したので、説明の便宜上、先ずこの
送信装置について説明する。
第１図はこの送信装置の構成図、第２図はそのタイミン
グチャートを示している。
グチャートを示している。
即ち、第１図、第２図において、ＦＦＩ〜ＦＦＢはフリ
ップフロップ、ＯＲはオアゲート、工Ｖはインバータゲ
ート、ＣＬＫは同期転送速度を決定する外部クロック、
ＲＥＴはりセット信号を表わしている。５ＲＩＩ′ｉシ
フトレジスタで、Ａ、Ｂ入力が４１＃の時のみシフト動
作が行われ、そのＱ、Ａ −Ｑ、Ｅｆでの出力信号をＱ
、Ａ〜Ｑ、Ｅとする。
ップフロップ、ＯＲはオアゲート、工Ｖはインバータゲ
ート、ＣＬＫは同期転送速度を決定する外部クロック、
ＲＥＴはりセット信号を表わしている。５ＲＩＩ′ｉシ
フトレジスタで、Ａ、Ｂ入力が４１＃の時のみシフト動
作が行われ、そのＱ、Ａ −Ｑ、Ｅｆでの出力信号をＱ
、Ａ〜Ｑ、Ｅとする。
又、ＴＫＯ、ＴＸＤ ｉｊ チー １１ Ｍ ’ｊ＋
テ、ＵＳＡＲＴ 等（７）通信制御用集積回路に接続さ
れ、上記データ信号’ｒｘｃの立ち下がりエツジで上記
ＴＪＳＡＲＴからデータがデータ信号ＴＸＤへ出力され
るものとする。なおＴＣＤは信号出力を示している。
テ、ＵＳＡＲＴ 等（７）通信制御用集積回路に接続さ
れ、上記データ信号’ｒｘｃの立ち下がりエツジで上記
ＴＪＳＡＲＴからデータがデータ信号ＴＸＤへ出力され
るものとする。なおＴＣＤは信号出力を示している。
この送信装置は上記のように構成されており、次にその
動作を説明する。
動作を説明する。
今、送信装置にクロ・ツクＣ１＝ｉ 発生させると、シ
フトレジスタ８１の出力信号Ｑ、Ａの立チ上カリに同期
してデータ信号ＴＸＣはｌ→０→１と変化する。出力信
号ＴＣＤは、シフトレジスタＳＲＩの出力信号Ｑ、Ｄの
立ち上がりでデータ信号ＴｘＣが１′の時とデータ信号
フ■が１１′の時に貧化し、データ信号法がゞｌ′で変
化するＡ、Ｃ，Ｅ点はデータｌサイクルの開始を、デー
タ信号フ■が′１′で変化するＢ点はデータが５１′で
あることを、又、データ信号−が′ｈＯ′で変化しない
Ｄ点はデータが１０′であることを表わしている、以上
のように、この送信装置によれば、−木の信号線に周期
的に同期信号を発生し、データが１′の時は同期信号の
中間点で信号を貧化させ、データが０＃の時は信号線を
変化させｋい単線同期式送信装置がデジタル回路のみで
構成できる。
フトレジスタ８１の出力信号Ｑ、Ａの立チ上カリに同期
してデータ信号ＴＸＣはｌ→０→１と変化する。出力信
号ＴＣＤは、シフトレジスタＳＲＩの出力信号Ｑ、Ｄの
立ち上がりでデータ信号ＴｘＣが１′の時とデータ信号
フ■が１１′の時に貧化し、データ信号法がゞｌ′で変
化するＡ、Ｃ，Ｅ点はデータｌサイクルの開始を、デー
タ信号フ■が′１′で変化するＢ点はデータが５１′で
あることを、又、データ信号−が′ｈＯ′で変化しない
Ｄ点はデータが１０′であることを表わしている、以上
のように、この送信装置によれば、−木の信号線に周期
的に同期信号を発生し、データが１′の時は同期信号の
中間点で信号を貧化させ、データが０＃の時は信号線を
変化させｋい単線同期式送信装置がデジタル回路のみで
構成できる。
この発明は前述の単線同期式送信装置に対応し、この単
線同期式送信装置からの出力信号を受信する単線同期式
受信装置の受信部のる波回路をシフトレジスタ、フリ・
ツブフロップから成るデジタル回路で構成し１、時定数
の変動を著しく減少して回線の信頼性を向上させる装置
の提供を目的とする。
線同期式送信装置からの出力信号を受信する単線同期式
受信装置の受信部のる波回路をシフトレジスタ、フリ・
ツブフロップから成るデジタル回路で構成し１、時定数
の変動を著しく減少して回線の信頼性を向上させる装置
の提供を目的とする。
以下この発明の一実施例を図面により説明する。
即ち、＠３図は受信部＠を、第４図はそのタイミングチ
ャートを示している。
ャートを示している。
この第３図、第４図において、ＦＦ４〜ＦＦ７はフリッ
プフロップ、ＥＸはエクスクル−シブオアゲート、■ｖ
はインバータゲート、ＯＲはオアゲート、ＮＯＲＦｉミ
ノアゲート５ＣＲｚはシフトレジスタを示している。又
、段Ω、′ＨＸＤは第１図の送信装置と同様のデータ信
号で、ＵＳＡＲＴ等の通信制御用集積回路に接続され、
上記データ信号Ｗωの立ち下がりに同期し７て上記ＵＳ
ＡＥＴがデータ信号段■の内容をデータと［７て読み取
るものとする。ＴＣＤは第１図に示す送信装置からの出
力信号を示している。
プフロップ、ＥＸはエクスクル−シブオアゲート、■ｖ
はインバータゲート、ＯＲはオアゲート、ＮＯＲＦｉミ
ノアゲート５ＣＲｚはシフトレジスタを示している。又
、段Ω、′ＨＸＤは第１図の送信装置と同様のデータ信
号で、ＵＳＡＲＴ等の通信制御用集積回路に接続され、
上記データ信号Ｗωの立ち下がりに同期し７て上記ＵＳ
ＡＥＴがデータ信号段■の内容をデータと［７て読み取
るものとする。ＴＣＤは第１図に示す送信装置からの出
力信号を示している。
この発明の￥施例装＠は上記の様に構成されており、次
にその動作を説明するつ 今、受信装置にデータ信号ＴＣＤを受信すると、フリッ
プフロップＦＦ４ 、班゛５により信号の変化を捉えて
エクスクル−シブオアゲートＥＸの出力である冊■にパ
ルスを発生する。このパルスによりシフトレジスタＳＲ
２を起動し、出力信号Ｑ、Ｂの立ち上がり（第４図のＦ
、Ｈ点）で、データ信号匝をリセットし、もし、信号デ
ータ１１′の時は更に出力信号Ｑ、Ｂ又はＱ、Ｃがη′
の期間でエクスクル−シブオアゲートＥＸの出力である
潮が１１′となるので、それに同期して第４図の０点で
データ信号Ｗ■は′″１′となるが、信号データが１０
′の時は同期間で上記出力ＴＷＯは１０′のままなので
データ信号ＲＸＤは１０′のままとなる。
にその動作を説明するつ 今、受信装置にデータ信号ＴＣＤを受信すると、フリッ
プフロップＦＦ４ 、班゛５により信号の変化を捉えて
エクスクル−シブオアゲートＥＸの出力である冊■にパ
ルスを発生する。このパルスによりシフトレジスタＳＲ
２を起動し、出力信号Ｑ、Ｂの立ち上がり（第４図のＦ
、Ｈ点）で、データ信号匝をリセットし、もし、信号デ
ータ１１′の時は更に出力信号Ｑ、Ｂ又はＱ、Ｃがη′
の期間でエクスクル−シブオアゲートＥＸの出力である
潮が１１′となるので、それに同期して第４図の０点で
データ信号Ｗ■は′″１′となるが、信号データが１０
′の時は同期間で上記出力ＴＷＯは１０′のままなので
データ信号ＲＸＤは１０′のままとなる。
以上のようにこの発明装置によれば、送信装置からの同
期信号とデータ信号を重畳した信号線からデータ信号を
取り出す単線同期式受信装置がデジタル回路のみで構成
出来るので、時定数の変動を著しく減少して回線の信頼
性全向上させる装置の提供が可能と力る。
期信号とデータ信号を重畳した信号線からデータ信号を
取り出す単線同期式受信装置がデジタル回路のみで構成
出来るので、時定数の変動を著しく減少して回線の信頼
性全向上させる装置の提供が可能と力る。
第１図は送信装りの構成図、第２図は第１図の装置のタ
イムチャート、第８図はこの発明装置の一実施例図、第
４図は第３図の装置のタイムチャートである。 図中、ＦＦＩ −ＦＦ７はフリップフロップ、ＳＲＩ
。 ＳＲ２＆−１シフトレジスタである。 代理人 葛野信− Ｌ ；ｇ、ｇ、腸と Ｆρ 第４図 Ｆ ｃｒ 絹 Ｌ特許庁長官
殿 １．事件の表示 特願昭５７−１１３５５１号２
、発明の名称 単線同期式受信装置 ３、補正をする者 （１）願 書 （２）明細書全文 （３）図 面 ７ 補正の内容 （１）願書を別紙のとおり浄書する。 （２）明細書全文を別紙のとおり浄書する。 （内容に変更なし〕 （３）図面企図（第１図〜第り図）を別紙のとおり浄書
する。（内容に変更なし） 以上
イムチャート、第８図はこの発明装置の一実施例図、第
４図は第３図の装置のタイムチャートである。 図中、ＦＦＩ −ＦＦ７はフリップフロップ、ＳＲＩ
。 ＳＲ２＆−１シフトレジスタである。 代理人 葛野信− Ｌ ；ｇ、ｇ、腸と Ｆρ 第４図 Ｆ ｃｒ 絹 Ｌ特許庁長官
殿 １．事件の表示 特願昭５７−１１３５５１号２
、発明の名称 単線同期式受信装置 ３、補正をする者 （１）願 書 （２）明細書全文 （３）図 面 ７ 補正の内容 （１）願書を別紙のとおり浄書する。 （２）明細書全文を別紙のとおり浄書する。 （内容に変更なし〕 （３）図面企図（第１図〜第り図）を別紙のとおり浄書
する。（内容に変更なし） 以上
Claims (1)
- シフトレジスタと、このシフトレジスタに受信周波数の
整数倍のクロックを与えることにより上記シフトレジス
タの出力タイミングでセット、リセットしてデータサン
プリング周期を発生する第１及び第２のフリップフロッ
プと、直列接続されると共に、送信装置からのデータ信
号と同期信号を重畳した組線同期信号が与えられるヂ３
及び第４のフリップフロップを備え、上記第３反び第４
のプリップフロ・フプにより伝送信号線の遷移信号を促
え、その遷移信号と前記第１及び第２のフリップフロッ
プの出力との論理条件により一本の伝送信号線からデー
タ信号と同期信号を分離識別する単線同期式受信装置。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP11355182A JPS594364A (ja) | 1982-06-30 | 1982-06-30 | 単線同期式受信装置 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP11355182A JPS594364A (ja) | 1982-06-30 | 1982-06-30 | 単線同期式受信装置 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPS594364A true JPS594364A (ja) | 1984-01-11 |
Family
ID=14615161
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP11355182A Pending JPS594364A (ja) | 1982-06-30 | 1982-06-30 | 単線同期式受信装置 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS594364A (ja) |
Citations (4)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS498208A (ja) * | 1972-05-09 | 1974-01-24 | ||
| JPS5099113A (ja) * | 1973-12-26 | 1975-08-06 | ||
| JPS5446020A (en) * | 1977-09-19 | 1979-04-11 | Sony Corp | Demodulation circuit |
| JPS57124954A (en) * | 1981-01-26 | 1982-08-04 | Victor Co Of Japan Ltd | Data playback circuit |
-
1982
- 1982-06-30 JP JP11355182A patent/JPS594364A/ja active Pending
Patent Citations (4)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS498208A (ja) * | 1972-05-09 | 1974-01-24 | ||
| JPS5099113A (ja) * | 1973-12-26 | 1975-08-06 | ||
| JPS5446020A (en) * | 1977-09-19 | 1979-04-11 | Sony Corp | Demodulation circuit |
| JPS57124954A (en) * | 1981-01-26 | 1982-08-04 | Victor Co Of Japan Ltd | Data playback circuit |
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