JPS5946074B2 - アドレス変換バツフア制御方式 - Google Patents
アドレス変換バツフア制御方式Info
- Publication number
- JPS5946074B2 JPS5946074B2 JP54125051A JP12505179A JPS5946074B2 JP S5946074 B2 JPS5946074 B2 JP S5946074B2 JP 54125051 A JP54125051 A JP 54125051A JP 12505179 A JP12505179 A JP 12505179A JP S5946074 B2 JPS5946074 B2 JP S5946074B2
- Authority
- JP
- Japan
- Prior art keywords
- address translation
- address
- translation buffer
- tlb
- flag
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Expired
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- Storage Device Security (AREA)
- Memory System Of A Hierarchy Structure (AREA)
Description
【発明の詳細な説明】
本発明はアドレス変換バッファ制御方式に関し、特に論
理アドレスと実アドレスの対とともに主記憶保護キーの
コピー情報を格納するアドレス変換バッファを有するデ
ータ処理装置において、主記憶保護キーの参照およびア
ドレス変換を不要とするオペレーションの場合にアドレ
ス変換バッファからの読出しデータを使用せずにオペレ
ーションを実行することによりアドレス変換バッファの
使用効率を高め、かつオペレーションの高速化を達成す
るようにした制御方式に関する。
理アドレスと実アドレスの対とともに主記憶保護キーの
コピー情報を格納するアドレス変換バッファを有するデ
ータ処理装置において、主記憶保護キーの参照およびア
ドレス変換を不要とするオペレーションの場合にアドレ
ス変換バッファからの読出しデータを使用せずにオペレ
ーションを実行することによりアドレス変換バッファの
使用効率を高め、かつオペレーションの高速化を達成す
るようにした制御方式に関する。
主記憶保護キー（以下ＭＳＫＥＹと略称）の参照を高速
に行なうために、アドレス変換バッファ（以下ＴＬＢと
略称）内にＭＳＫＥＹのコピーをもうける方式がある。
に行なうために、アドレス変換バッファ（以下ＴＬＢと
略称）内にＭＳＫＥＹのコピーをもうける方式がある。
この方式によれば仮想モードでシステムが動作している
場合だけでなく、実モードでシステムが動作している場
合にもＴＬＢへのアクセスを必要とする。何故ならば、
実モードの場合でもＭＳＫＥＹの参照を行なう、必要が
あるからである。この場合は、ＴＬＢの仮想アドレス部
に実アドレスを入れ、みかけ上のアドレス変換動作を行
なうようにしている。さらに、オペレーションの中には
、実アドレスでアクセスが行なわれ、かつＭＳＫＥＹに
よる）プロアクションチェックを行なわないものがある
。このような特殊なオペレーションの場合でも、従来は
オペレーションを統一し、回路形式を共通にするために
、ＴＬＢをアクセスするようにしてきた。しかし、この
方法によると、上記のような特フ 殊なオペレーション
を実行した場合に下記のような欠点を生じる。（１）Ｔ
ＬＢに本来不要な情報が登録され、ＴＬＢの利用効率が
減少する。
場合だけでなく、実モードでシステムが動作している場
合にもＴＬＢへのアクセスを必要とする。何故ならば、
実モードの場合でもＭＳＫＥＹの参照を行なう、必要が
あるからである。この場合は、ＴＬＢの仮想アドレス部
に実アドレスを入れ、みかけ上のアドレス変換動作を行
なうようにしている。さらに、オペレーションの中には
、実アドレスでアクセスが行なわれ、かつＭＳＫＥＹに
よる）プロアクションチェックを行なわないものがある
。このような特殊なオペレーションの場合でも、従来は
オペレーションを統一し、回路形式を共通にするために
、ＴＬＢをアクセスするようにしてきた。しかし、この
方法によると、上記のような特フ 殊なオペレーション
を実行した場合に下記のような欠点を生じる。（１）Ｔ
ＬＢに本来不要な情報が登録され、ＴＬＢの利用効率が
減少する。
（２）ＴＬＢに上記不要な情報を登録するための動５
作フローが必要であり、処理装置の性能が低下する。
作フローが必要であり、処理装置の性能が低下する。
本発明はＴＬＢに不要な情報を登録することなく、上記
特殊なオペレーシヨンを認識したときＴＬＢによるアド
レス変換およびフロセクションチェックが正常に行なわ
れたようにみせかけることによりＴＬＢの利用効率を増
大し、処理装置の性能向上を図ることを目的とし、その
ため本発明は、互いに対応する論理アドレスと実アドレ
スの対とともに主記憶保護キーのコピー情報を格納する
アドレス変換バッフアを有し、該アドレス変換バツフア
にアクセスして実アドレスを得るとともに主記憶保護キ
ーの参照を行なえるようにしたデータ処理装置において
、アドレス変換および主記憶保護キーの参照の両方とも
必要としないときにセツトされるフラグをもうけ、該フ
ラグがオン状態のときアドレス変換バツフアの内容にか
かわらずアドレス変換成功信号およびフロセクションチ
ェック正常信号を生成するようにしたことを特徴とする
。
特殊なオペレーシヨンを認識したときＴＬＢによるアド
レス変換およびフロセクションチェックが正常に行なわ
れたようにみせかけることによりＴＬＢの利用効率を増
大し、処理装置の性能向上を図ることを目的とし、その
ため本発明は、互いに対応する論理アドレスと実アドレ
スの対とともに主記憶保護キーのコピー情報を格納する
アドレス変換バッフアを有し、該アドレス変換バツフア
にアクセスして実アドレスを得るとともに主記憶保護キ
ーの参照を行なえるようにしたデータ処理装置において
、アドレス変換および主記憶保護キーの参照の両方とも
必要としないときにセツトされるフラグをもうけ、該フ
ラグがオン状態のときアドレス変換バツフアの内容にか
かわらずアドレス変換成功信号およびフロセクションチ
ェック正常信号を生成するようにしたことを特徴とする
。
以下、本発明を図面により説明する。
図は本発明による実施例のアドレス変換バツフア制御回
路であり、図中、１は有効アドレスレジスタ、２はアド
レス変換およびＭＳＫＥＹの参照の両方とも必要としな
いときにセツトされるフラグ、３はＴＬＢでありメモリ
素子より成るもの、３−１は論理アドレス部、３−２は
ＳＴＯ−１Ｄ部、３３はバリツドビツト部、３−４は実
アドレス部、３−５はＭＳＫＥＹ部、４はＴＬＢへの書
込みレジスタ、５はＴＬＢからの読出しレジスタ、６は
アドレス変換成功（ＴＬＢＭＡＴＣＨ）を検出するため
の比較回路、７はＴＬＢから読出したＭＳＫＥＹとＰＳ
ＷＫＥＹを比較する比較回路、８はＳＴＯスタツクから
のＳＴＯ−Ｄがセツトされるレジスタであり、現在勤作
中の空間を示すもの、９はフラグ２がオンのときに有効
アドレスレジスタ１のアドレスをロー・レベルＣＯｌｌ
）に強制するゲート、１０はフラグ２がオンのときにＳ
ＴＯ−１Ｄレジスタ８のアドレスをロー・レベル（１Ｗ
０１１）に強制するゲート、１１はプリフイクス変換回
路、１２はフラグ２がオンのときプリフイクス変換回路
１１からのアドレスを選択し、フラグ２がオフのときＴ
ＬＢ３の実アドレス部３一４からの読出しデータを選択
する選択回路、１３はフラグ２がオンのとき、またはＰ
ＳＷＫＥＹがオール１Ｗ０！？のとき強制的にフロセク
ションチェック正常信号を出力するゲートである。なお
、フラグ２の出力は、ＴＬＢ３の論理アドレス部３−１
、ＳＴＯ−１Ｄ部３−２、バリツドビツト部３−３のメ
モリの出力を゛０゛に強制するように各々のメモリのチ
ツプセレクト端子に入力されている（バリツドビツトは
ロー・レベルでバリツドである。上記フラグ２がセツト
されるオペレーシヨンの種類としては、例えば次のよう
なオペレーシヨンの場合がある。
路であり、図中、１は有効アドレスレジスタ、２はアド
レス変換およびＭＳＫＥＹの参照の両方とも必要としな
いときにセツトされるフラグ、３はＴＬＢでありメモリ
素子より成るもの、３−１は論理アドレス部、３−２は
ＳＴＯ−１Ｄ部、３３はバリツドビツト部、３−４は実
アドレス部、３−５はＭＳＫＥＹ部、４はＴＬＢへの書
込みレジスタ、５はＴＬＢからの読出しレジスタ、６は
アドレス変換成功（ＴＬＢＭＡＴＣＨ）を検出するため
の比較回路、７はＴＬＢから読出したＭＳＫＥＹとＰＳ
ＷＫＥＹを比較する比較回路、８はＳＴＯスタツクから
のＳＴＯ−Ｄがセツトされるレジスタであり、現在勤作
中の空間を示すもの、９はフラグ２がオンのときに有効
アドレスレジスタ１のアドレスをロー・レベルＣＯｌｌ
）に強制するゲート、１０はフラグ２がオンのときにＳ
ＴＯ−１Ｄレジスタ８のアドレスをロー・レベル（１Ｗ
０１１）に強制するゲート、１１はプリフイクス変換回
路、１２はフラグ２がオンのときプリフイクス変換回路
１１からのアドレスを選択し、フラグ２がオフのときＴ
ＬＢ３の実アドレス部３一４からの読出しデータを選択
する選択回路、１３はフラグ２がオンのとき、またはＰ
ＳＷＫＥＹがオール１Ｗ０！？のとき強制的にフロセク
ションチェック正常信号を出力するゲートである。なお
、フラグ２の出力は、ＴＬＢ３の論理アドレス部３−１
、ＳＴＯ−１Ｄ部３−２、バリツドビツト部３−３のメ
モリの出力を゛０゛に強制するように各々のメモリのチ
ツプセレクト端子に入力されている（バリツドビツトは
ロー・レベルでバリツドである。上記フラグ２がセツト
されるオペレーシヨンの種類としては、例えば次のよう
なオペレーシヨンの場合がある。
１アドレス変換テーブルに対するアクセスＴＬＢをアク
セスし、アドレス一致が検出されなかつた時、ハードウ
エアはセグメント・テーブル・アクセス、ページ・テー
ブル・アクセスを行なつて、実アドレスを求めるがその
際のアクセスはＭＳＫＥＹの参照は不要である。
セスし、アドレス一致が検出されなかつた時、ハードウ
エアはセグメント・テーブル・アクセス、ページ・テー
ブル・アクセスを行なつて、実アドレスを求めるがその
際のアクセスはＭＳＫＥＹの参照は不要である。
５２一・−トウエア固定領域に対する一〜−トウエア自
身から発生するアクセス。
身から発生するアクセス。
プリフイクス・エリアとも呼ばれる、割込時のＰＳＷの
セーブ、リストア、マシンチエック時の一・−トウエア
情報等の格納エリアがあり、これらへのアクセスはハー
ドウエアが自動的に行なう。３バツフア無効化 マルチプロセツサシステムで相手側のＣＰＵから、又は
単一プロセッサシステムでもチャネルから主記憶装置に
ストアが実行されたら、自ＣＰＵのバツフアと主記憶装
置の２致化を保証してやる必要があるが、その為のアク
セス。
セーブ、リストア、マシンチエック時の一・−トウエア
情報等の格納エリアがあり、これらへのアクセスはハー
ドウエアが自動的に行なう。３バツフア無効化 マルチプロセツサシステムで相手側のＣＰＵから、又は
単一プロセッサシステムでもチャネルから主記憶装置に
ストアが実行されたら、自ＣＰＵのバツフアと主記憶装
置の２致化を保証してやる必要があるが、その為のアク
セス。
４パージＴＬＢ
ＴＬＢの内容を全て無効にしてやるオペレーシヨン〜
５部分パツケージＴＬＢ
ＳＳＫ（ＳｅｔｓｔＯｒａｇｅｋｅｙ）命令によりＭＳ
ＫＥＹが書き替えられた時及び、ＩＰＴＥ（Ｉｎｖａｌ
ｌｄａｔｅＰａｇｅＴａｂｌｅＥｎｔｌｙ）命令によつ
て、ページの無効化が行なわれた時、ハードウエアはＴ
ＬＢ内を調べ、対応するページがＴＬＢ内にあれば、無
効化してやる必要がある。
ＫＥＹが書き替えられた時及び、ＩＰＴＥ（Ｉｎｖａｌ
ｌｄａｔｅＰａｇｅＴａｂｌｅＥｎｔｌｙ）命令によつ
て、ページの無効化が行なわれた時、ハードウエアはＴ
ＬＢ内を調べ、対応するページがＴＬＢ内にあれば、無
効化してやる必要がある。
図示しない制御部がアドレス変換および主記憶保護キー
の参照の両方とも必要としない条件を検出したとき、フ
ラグ２がセツトされる。フラグ２がオンとなることによ
りＴＬＢ３の論理アドレス部３−１、ＳＴＯ−１Ｄ部３
−２、バリツドビット部３−３の出力はロー・レベルに
強制される。さらに、有効アドレスレジスタ１のアドレ
スおよびＳＴＯ−１Ｄレジスタ８の出力もそれぞれゲー
ト９および１０により、口ー・レベルに強制されるので
比較回路６の入力はすべて１０１１となり、ＴＬＢＭＡ
ＴＣＨ条件が得られ、比較回路６からアドレス変換成功
信号が出力される。また、フラグ２がオンとなることに
より、比較回路７の出力にかかわらず、ゲート１３の出
力はロー・レベルとなりフロセクションチェック正常信
号が得られる。また、フラグ２がオンのとき有効アドレ
スレジスタ１の値がプリフイクス変換回路１１により実
アドレスに変換された上で選択回路１２を通して図示し
ない演算部へ送られる。
の参照の両方とも必要としない条件を検出したとき、フ
ラグ２がセツトされる。フラグ２がオンとなることによ
りＴＬＢ３の論理アドレス部３−１、ＳＴＯ−１Ｄ部３
−２、バリツドビット部３−３の出力はロー・レベルに
強制される。さらに、有効アドレスレジスタ１のアドレ
スおよびＳＴＯ−１Ｄレジスタ８の出力もそれぞれゲー
ト９および１０により、口ー・レベルに強制されるので
比較回路６の入力はすべて１０１１となり、ＴＬＢＭＡ
ＴＣＨ条件が得られ、比較回路６からアドレス変換成功
信号が出力される。また、フラグ２がオンとなることに
より、比較回路７の出力にかかわらず、ゲート１３の出
力はロー・レベルとなりフロセクションチェック正常信
号が得られる。また、フラグ２がオンのとき有効アドレ
スレジスタ１の値がプリフイクス変換回路１１により実
アドレスに変換された上で選択回路１２を通して図示し
ない演算部へ送られる。
上記実施例においては、ＴＬＢ３のチツプセレクト信号
の制御およびゲート９，１０の制御により比較回路６の
入力をすべてロー・レベルとする方法を使用しているが
、時間的制約がきびしくなければゲート９，１０等をも
うけることなく、比較回路６の出力とフラグ２の出力の
オア論理をとつてＴＬＢＭＡＴＣＨ信号とすることもで
きる。
の制御およびゲート９，１０の制御により比較回路６の
入力をすべてロー・レベルとする方法を使用しているが
、時間的制約がきびしくなければゲート９，１０等をも
うけることなく、比較回路６の出力とフラグ２の出力の
オア論理をとつてＴＬＢＭＡＴＣＨ信号とすることもで
きる。
上記したように本発明によれば、ＴＬＢからの読出しデ
ータを使用せずにアドレス変換成功信号およびフロセク
ションチェック正常信号を生成できるようにしたので、
アドレス変換およびフロセクションチェックを必要とし
ない特殊オペレーシヨン実行時においてＴＬＢに本来不
要な情報を登録することなく制御形式を統一することが
できる。
ータを使用せずにアドレス変換成功信号およびフロセク
ションチェック正常信号を生成できるようにしたので、
アドレス変換およびフロセクションチェックを必要とし
ない特殊オペレーシヨン実行時においてＴＬＢに本来不
要な情報を登録することなく制御形式を統一することが
できる。
図は本発明による実施例のアドレス変換バッフア制御回
路であり、図中、１は有効アドレスレジスタ、２はフラ
グ、３はＴＬＢｌ４はＴＬＢへの書込みレジスタ、５は
ＴＬＢからの読出しレジスタ、６と７は比較回路、８は
ＳＴＯ−１Ｄレジスタ、１１はプリフイクス変換回路、
１２は選択回路である。
路であり、図中、１は有効アドレスレジスタ、２はフラ
グ、３はＴＬＢｌ４はＴＬＢへの書込みレジスタ、５は
ＴＬＢからの読出しレジスタ、６と７は比較回路、８は
ＳＴＯ−１Ｄレジスタ、１１はプリフイクス変換回路、
１２は選択回路である。
Claims (1)
- １ 互いに対応する論理アドレスと実アドレスの対とと
もに主記憶保護キーのコピー情報を格納するアドレス変
換バッファを有し、該アドレス変換バッファにアクセス
して実アドレスを得るとともに主記憶保護キーの参照を
行なえるようにしたデータ処理装置において、アドレス
変換および主記憶保護キーの参照の両方とも必要としな
いオペレーションの実行時にセットされるフラグをもう
け、該フラグがオン状態のときアドレス変換バッファの
内容にかかわらずアドレス変換成功信号およびプロテク
ションチェック正常信号を生成するようにしたことを特
徴とするアドレス変換バッファ制御方式。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP54125051A JPS5946074B2 (ja) | 1979-09-28 | 1979-09-28 | アドレス変換バツフア制御方式 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP54125051A JPS5946074B2 (ja) | 1979-09-28 | 1979-09-28 | アドレス変換バツフア制御方式 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPS5651075A JPS5651075A (en) | 1981-05-08 |
| JPS5946074B2 true JPS5946074B2 (ja) | 1984-11-10 |
Family
ID=14900604
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP54125051A Expired JPS5946074B2 (ja) | 1979-09-28 | 1979-09-28 | アドレス変換バツフア制御方式 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS5946074B2 (ja) |
Families Citing this family (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH04155577A (ja) * | 1990-10-19 | 1992-05-28 | Fujitsu Ltd | ベクトル処理システムの記憶保護制御方式 |
-
1979
- 1979-09-28 JP JP54125051A patent/JPS5946074B2/ja not_active Expired
Also Published As
| Publication number | Publication date |
|---|---|
| JPS5651075A (en) | 1981-05-08 |
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