JPS6180437A - デ−タ処理システム - Google Patents
デ−タ処理システムInfo
- Publication number
- JPS6180437A JPS6180437A JP59201671A JP20167184A JPS6180437A JP S6180437 A JPS6180437 A JP S6180437A JP 59201671 A JP59201671 A JP 59201671A JP 20167184 A JP20167184 A JP 20167184A JP S6180437 A JPS6180437 A JP S6180437A
- Authority
- JP
- Japan
- Prior art keywords
- address
- access
- main memory
- tlb
- data processing
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Granted
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Landscapes
- Storage Device Security (AREA)
- Memory System Of A Hierarchy Structure (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
〔発明の利用分野〕
本発明は、主記憶を通常のプログラムからはアクセスで
きないハードウェア用エリアと通常のプログラムを格納
するソフトウェア用エリアに分割し、ハードウェア用エ
リアをシステム内のハードウェア情報の交換に使用する
ように構成されたデータ処理システムに関し、詳し、く
は、仮想記憶方式をとるデータ処理システムにおいて、
一般の命令がハードウェア用エリアをアクセスするのを
禁止するための構成法に関する。
きないハードウェア用エリアと通常のプログラムを格納
するソフトウェア用エリアに分割し、ハードウェア用エ
リアをシステム内のハードウェア情報の交換に使用する
ように構成されたデータ処理システムに関し、詳し、く
は、仮想記憶方式をとるデータ処理システムにおいて、
一般の命令がハードウェア用エリアをアクセスするのを
禁止するための構成法に関する。
近年、主記憶（ＭＳ）上に、通常のプログラムを格納す
るソフトウェア用エリア（Ｓ Ａ）の他に。
るソフトウェア用エリア（Ｓ Ａ）の他に。
通常のプログラムからはアクセスできないハードウェア
用エリア（ＨＡ）を割当て、ハードウェアのみがＨＡを
使用できるようにしたシステムが実現されている（特開
昭５６−２１２３７号、特開昭５６−１２４９５２号）
。第４図はこのようなシステムのＭＳを示したもので、
ＭＳｌはソフトウェア用エリア（ＳＡ）２とハードウェ
ア用エリア（ＨＡ）３とに分割され、ＳＡ２には通常の
プログラムが、ＨＡ３にはシステムのハードウェアが使
用する情報（ハードウェア情報）が格納される。なお、
４はＳＡ２とＨＡ３とを区分する境界アドレスである。
用エリア（ＨＡ）を割当て、ハードウェアのみがＨＡを
使用できるようにしたシステムが実現されている（特開
昭５６−２１２３７号、特開昭５６−１２４９５２号）
。第４図はこのようなシステムのＭＳを示したもので、
ＭＳｌはソフトウェア用エリア（ＳＡ）２とハードウェ
ア用エリア（ＨＡ）３とに分割され、ＳＡ２には通常の
プログラムが、ＨＡ３にはシステムのハードウェアが使
用する情報（ハードウェア情報）が格納される。なお、
４はＳＡ２とＨＡ３とを区分する境界アドレスである。
このようなシステムを実現しようとする場合。
通常のプログラムがＨＡをアクセスするのを禁止する仕
組みが必要となるが、従来は第５図に示す構成により実
現していた。第５図において、ＭＳに対するアクセス要
求があると、そのＭＳアクセスアドレスはレジスタｌＯ
にセットされる。一方。
組みが必要となるが、従来は第５図に示す構成により実
現していた。第５図において、ＭＳに対するアクセス要
求があると、そのＭＳアクセスアドレスはレジスタｌＯ
にセットされる。一方。
ＭＳ上のＳＡとＨＡを区分する境界アドレスはあらかじ
めレジスタ１１に設定されている。なお。
めレジスタ１１に設定されている。なお。
第４図に示すように、境界アドレスより下位アドレスエ
リアがＳＡ、上位アドレスエリアがＨＡとする。比較器
１２はレジスタ１０とレジスタ１１の内容を比較し、Ｍ
Ｓアクセスアドレスく境界アドレス場合は０”、ＭＳア
クセス〉境界アドレスの場合はＩＩ ｌ ＋１を出力す
る。信号線１３は当該主記憶参照がＨＡアクセスを許可
されている場合″′１″となり、それ以外は′０″とな
る制御線である。信号線１３が′″０″の場合１反転回
路１５の出力は′１″であり、この時、比較器１２の出
力が１″であると、アンド回路１６のアンド条件が成立
し、。
リアがＳＡ、上位アドレスエリアがＨＡとする。比較器
１２はレジスタ１０とレジスタ１１の内容を比較し、Ｍ
Ｓアクセスアドレスく境界アドレス場合は０”、ＭＳア
クセス〉境界アドレスの場合はＩＩ ｌ ＋１を出力す
る。信号線１３は当該主記憶参照がＨＡアクセスを許可
されている場合″′１″となり、それ以外は′０″とな
る制御線である。信号線１３が′″０″の場合１反転回
路１５の出力は′１″であり、この時、比較器１２の出
力が１″であると、アンド回路１６のアンド条件が成立
し、。
オア回路１７の出力がＩＩ Ｉ １１となる。これはＨ
Ａアクセスを許可されていない主記憶参照によってＨＡ
がアクセスされたことを意味する。即ち、アドレス指定
例外が成立し、該ＭＳアクセスは禁止される。信号線１
４は他のアドレス指定例外条件が成立したとき゛ｌパと
なる制御線である。
Ａアクセスを許可されていない主記憶参照によってＨＡ
がアクセスされたことを意味する。即ち、アドレス指定
例外が成立し、該ＭＳアクセスは禁止される。信号線１
４は他のアドレス指定例外条件が成立したとき゛ｌパと
なる制御線である。
ところで、従来は第５図に示す構成のアクセス例外検出
手段を中央処理装置（ＣＰＵ）側と記憶制御装置（ＳＣ
）側の両方に設けていたにれは。
手段を中央処理装置（ＣＰＵ）側と記憶制御装置（ＳＣ
）側の両方に設けていたにれは。
一般にＳＣにはＣＰＵの他に入力処理装置（ＩＯＰ）も
接続されており、該ＩＯＰからのＨＡアクセスもチェッ
クする必要上、ＳＣ内にアクセス例外検出手段を設ける
必要があり、一方、ＣＰＵはＳＣのアクセス例外検出手
段を用いるとアクセス例外の検出時期が遅れ９割込み処
理がうまくいかないという事情があり、ＣＰＵ内にもア
クセス例外検出手段をもつ必要があることによる。
接続されており、該ＩＯＰからのＨＡアクセスもチェッ
クする必要上、ＳＣ内にアクセス例外検出手段を設ける
必要があり、一方、ＣＰＵはＳＣのアクセス例外検出手
段を用いるとアクセス例外の検出時期が遅れ９割込み処
理がうまくいかないという事情があり、ＣＰＵ内にもア
クセス例外検出手段をもつ必要があることによる。
し、かし、ながら、ＨＡを複数個分散してＭＳ上に配置
する場合は、一つのＨＡについて２つの境界レジスタ（
ＨＡ開始アドレスとＨＡ終了アドレス用）と２つの比較
器（ＨＡ開始アドレスとＨＡ終了アドレスとの比較用）
が必要になり、これがＨＡの数だけ必要でハードウェア
量が非常に増加するという問題が生じる。
する場合は、一つのＨＡについて２つの境界レジスタ（
ＨＡ開始アドレスとＨＡ終了アドレス用）と２つの比較
器（ＨＡ開始アドレスとＨＡ終了アドレスとの比較用）
が必要になり、これがＨＡの数だけ必要でハードウェア
量が非常に増加するという問題が生じる。
本発明の目的は、ＭＳをＳＡとＨＡに分割し、ＨＡをシ
ステム内のハードウェア情報の交換に使用する仮想記憶
方式のデータ処理システムにおいて。
ステム内のハードウェア情報の交換に使用する仮想記憶
方式のデータ処理システムにおいて。
ＣＰＵ内の上記アクセス例外検出手段を除去して。
ハードウェア量の軽減を図ることにある。
仮想記憶方式のデータ処理システムでは、論理アドレス
から実アドレスへの変換を高速に実現するため、使用頻
度の高い論理アドレスと実アドレスの対を格納したアド
レス変換バッファ（ＴＬＢ）を具備し・ている。本発明
はこの点に着目し、ＴＬＢの各エントリ対応に当該エン
トリ内の実アドレスがＨＡを指し、ているか否かを示す
フラグを設け、ＴＬＢを参照した時、該フラグと該主記
憶参照の種類との比較結果により、当該論理アドレスが
ＴＬＢに登録されている場合でも強制的にＴＬＢ未登録
と判定して１通常のアドレス変換動作を行い。
から実アドレスへの変換を高速に実現するため、使用頻
度の高い論理アドレスと実アドレスの対を格納したアド
レス変換バッファ（ＴＬＢ）を具備し・ている。本発明
はこの点に着目し、ＴＬＢの各エントリ対応に当該エン
トリ内の実アドレスがＨＡを指し、ているか否かを示す
フラグを設け、ＴＬＢを参照した時、該フラグと該主記
憶参照の種類との比較結果により、当該論理アドレスが
ＴＬＢに登録されている場合でも強制的にＴＬＢ未登録
と判定して１通常のアドレス変換動作を行い。
ＳＣ内のアクセス例外検出手段によりＨＡへのアクセス
を許可するか否かを判定することにより。
を許可するか否かを判定することにより。
ＣＰＵ内のアクセス例外検出手段を除去するものである
。
。
第１図は本発明の一実施例のブロック図である。
第１図において、２０はＴＬＢであり、ここでは５１２
個のエントリからなるとしている。該ＴＬＢ２０の各エ
ントリには、論理アドレス（ＬＡ）と実アドレス（ＲＡ
）の他に、該当エントリ内の実アドレスがＨＡを指して
いるか否かを示すフラグ（Ｆビット）が含まれている。
個のエントリからなるとしている。該ＴＬＢ２０の各エ
ントリには、論理アドレス（ＬＡ）と実アドレス（ＲＡ
）の他に、該当エントリ内の実アドレスがＨＡを指して
いるか否かを示すフラグ（Ｆビット）が含まれている。
Ｆビットは、該当エントリ内の実アドレスがＨＡの場合
は″１″。
は″１″。
ＳＡの場合は０′′である。
ＭＳアクセス要求元から発せられる論理アドレスは論理
アドレスレジスタ２１にセットされる。
アドレスレジスタ２１にセットされる。
この論理アドレスレジスタ２１の上位ビットに所定の論
理操作（ハツシング）を行ってＴＬＢ２０をアクセスし
・、１つのエントリを読み出す。比較器２２は、ＴＬＢ
２０から読み出された論理アドレス（ＬＡ）と論理アド
レスレジスタ２１の上位アドレスを比較し１両者が一致
している場合。
理操作（ハツシング）を行ってＴＬＢ２０をアクセスし
・、１つのエントリを読み出す。比較器２２は、ＴＬＢ
２０から読み出された論理アドレス（ＬＡ）と論理アド
レスレジスタ２１の上位アドレスを比較し１両者が一致
している場合。
１１１１１を出力する。即ち、これは論理アドレスレジ
スタ２１にセットされた論理アドレスに対応する実アド
レス（ＲＡ）がＴＬＢ２０に存在することを示す。 こ
れを″ＩｎＴＬＢ”という。一方、不一致の場合、比較
器２２はパ０゛″を出力するが、これは当該論理アドレ
スに対応する実アドレスがＴＬＢ２０に存在し、ないこ
とを示す。これを’Ｎ。
スタ２１にセットされた論理アドレスに対応する実アド
レス（ＲＡ）がＴＬＢ２０に存在することを示す。 こ
れを″ＩｎＴＬＢ”という。一方、不一致の場合、比較
器２２はパ０゛″を出力するが、これは当該論理アドレ
スに対応する実アドレスがＴＬＢ２０に存在し、ないこ
とを示す。これを’Ｎ。
ｔ １ｎＴＬＢ”という。
上記比較器２２の出力は、ＴＬＢ２０の該当エントリか
ら同時に読み出されたＦビットと共にアクセス制御回路
２３に与えられる。このアクセス制御回路２３には、さ
らに信号線１３によりＨＡアクセス・ビットも与えられ
る。第２図はアクセス制御回路２３の動作を表にまとめ
たものである。
ら同時に読み出されたＦビットと共にアクセス制御回路
２３に与えられる。このアクセス制御回路２３には、さ
らに信号線１３によりＨＡアクセス・ビットも与えられ
る。第２図はアクセス制御回路２３の動作を表にまとめ
たものである。
第２図より、ＩｎＴＬＢすなわち比較器出力がＩＩ ｌ
１Ｈの条件下で、ＨＡアクセス・ビットがＩＩ ０１
１゜ＴＬＢ ２０の該当エントリのＦビットが″ビ′の
場合１強制的にＮｏｔ ｉｎ ＴＬＢとするために
。
１Ｈの条件下で、ＨＡアクセス・ビットがＩＩ ０１
１゜ＴＬＢ ２０の該当エントリのＦビットが″ビ′の
場合１強制的にＮｏｔ ｉｎ ＴＬＢとするために
。
アクセス制御回路２３は“０″を出力する。アクセス制
御回路２３の出力が０″の場合、アンド回路２４は不動
作となり、ＴＬＢ２０の該当エントリから読み出された
実アドレス（ＲＡ）のＭＳへの転送は禁止される。アク
セス制御回路２３の出力が゛ビ′の場合は、ＴＬＢ２０
の該当エントリから読み出された実アドレスレス（ＲＡ
）はアンド回路２４を通り、論理アドレスレジスタ２１
の下位アドレスと合併されてＭＳへ転送される。
御回路２３の出力が０″の場合、アンド回路２４は不動
作となり、ＴＬＢ２０の該当エントリから読み出された
実アドレス（ＲＡ）のＭＳへの転送は禁止される。アク
セス制御回路２３の出力が゛ビ′の場合は、ＴＬＢ２０
の該当エントリから読み出された実アドレスレス（ＲＡ
）はアンド回路２４を通り、論理アドレスレジスタ２１
の下位アドレスと合併されてＭＳへ転送される。
なお、”Ｎｏｔ ｉｎ ＴＬＢの時は、アドレス変
換動作が開始され、論理アドレスと実アドレスの対がＴ
ＬＢ２０に新しく登録される。このアドレス変換動作は
周知であるので、これ以上の説明は省略するが、この時
、記憶制御装［（ＳＣ）は第５図で説明し、たアクセス
例外検出手段を有しており、アドレス変換動作中に、求
まった実アドレスがＨＡを指し７ているかどうかチェッ
クする。ＨＡアクセスに関するアドレス指定例外が検出
されなかった場合、このチェック結果は第５図の比較器
１２の出力として反映されるため、該比較器１２の出力
を信号Ｂ２５を介し、て入手し、Ｆビットとし、てＴＬ
Ｂ２０の該当エントリに登録する６以上の説明では、Ｈ
Ａアクセスを許可されていない主記憶参照がＨＡをアク
セスしようとした場合にアドレス指定例外とするとした
が、ハードウェアの構成によっては、ＨＡアクセスを許
可された主記憶参照がＳＡをアクセスしようとした場合
も異常ケースとして検出することも考えられる。
換動作が開始され、論理アドレスと実アドレスの対がＴ
ＬＢ２０に新しく登録される。このアドレス変換動作は
周知であるので、これ以上の説明は省略するが、この時
、記憶制御装［（ＳＣ）は第５図で説明し、たアクセス
例外検出手段を有しており、アドレス変換動作中に、求
まった実アドレスがＨＡを指し７ているかどうかチェッ
クする。ＨＡアクセスに関するアドレス指定例外が検出
されなかった場合、このチェック結果は第５図の比較器
１２の出力として反映されるため、該比較器１２の出力
を信号Ｂ２５を介し、て入手し、Ｆビットとし、てＴＬ
Ｂ２０の該当エントリに登録する６以上の説明では、Ｈ
Ａアクセスを許可されていない主記憶参照がＨＡをアク
セスしようとした場合にアドレス指定例外とするとした
が、ハードウェアの構成によっては、ＨＡアクセスを許
可された主記憶参照がＳＡをアクセスしようとした場合
も異常ケースとして検出することも考えられる。
アクセス制御回路２３の動作を第３図の様にすれば、ア
ドレス指定例外の報告（＝帯線をそのような場合にも共
用することができる。
ドレス指定例外の報告（＝帯線をそのような場合にも共
用することができる。
又、ＨＡアクセス・ビットは・、モード信号として与え
られる場合もありうる。
られる場合もありうる。
以上の説明から明らかな如く１本発明によれば。
ＣＰＵ内にＨＡアクセスのアドレス指定例外検出機構を
持つ必要がないので、ハードウェア量を軽減でき、特に
ＨＡを複数個分散してＭＳ上に配置する場合や１つのＳ
Ｃに多数のＣＰＵを接続する場合、その効果は増大する
。また、ＴＬＢは一般に高速に読み出すように構成され
ているので、ＨＡアクセスのアドレス指定例外が起らな
い場合は高速に主記憶参照を実行することができる。な
お。
持つ必要がないので、ハードウェア量を軽減でき、特に
ＨＡを複数個分散してＭＳ上に配置する場合や１つのＳ
Ｃに多数のＣＰＵを接続する場合、その効果は増大する
。また、ＴＬＢは一般に高速に読み出すように構成され
ているので、ＨＡアクセスのアドレス指定例外が起らな
い場合は高速に主記憶参照を実行することができる。な
お。
Ｎｏｔ ｉｎ ＴＬＢの時は、ＳＣ内のアクセス例
外検出手段を用いる必要があるため、アクセス例外検出
時期が遅れるが、 その確率はＩｎＴＬＢに比べて少な
く、システムに与える影響は極くわずかである。
外検出手段を用いる必要があるため、アクセス例外検出
時期が遅れるが、 その確率はＩｎＴＬＢに比べて少な
く、システムに与える影響は極くわずかである。
第１図は本発明の一実施例を示すブロック図。
第２図及び第３図は第１図中のアクセス制御回路の動作
説明図、第４図主記憶をハードウェア用エリア（ＨＡ
）とソフトウェア用エリア（ＳＡ）に分割する説明図、
第５図は従来のＨＡアクセスのアドレス指定例外検出手
段を示すブロック図である。 ■・・・主記憶、 ２・・・ソフトウェア用エリア。 ３・・・ハードウェア用エリア、 ２０・・・アドレ
ス変換バッファ、 ＬＡ・・・論理アドレス。 Ｒ，Ａ・・・実アドレス、 Ｆ・・・フラグ。
説明図、第４図主記憶をハードウェア用エリア（ＨＡ
）とソフトウェア用エリア（ＳＡ）に分割する説明図、
第５図は従来のＨＡアクセスのアドレス指定例外検出手
段を示すブロック図である。 ■・・・主記憶、 ２・・・ソフトウェア用エリア。 ３・・・ハードウェア用エリア、 ２０・・・アドレ
ス変換バッファ、 ＬＡ・・・論理アドレス。 Ｒ，Ａ・・・実アドレス、 Ｆ・・・フラグ。
Claims (1)
- （１）主記憶を通常のプログラムからはアクセスできな
いハードウエア用エリアと通常のプログラムを格納する
ソフトウエア用エリアに分割して使用し、仮想記憶方式
をとるデータ処理システムにおいて、以前に使われた主
記憶アドレスを登録するアドレス登録手段として論理ア
ドレスと実アドレスの対が登録されているアドレス変換
バッフアを具備し、且つ、該アドレス変換バッフアの各
エントリ対応に、その主記憶アドレスがハードウエア用
エリアを指しているか否かを示すフラグを設け、前記ア
ドレス変換バッフアを参照した時、当該エントリのフラ
グと当該主記憶参照の種類との比較結果により、該アド
レス変換バッフア参照結果を強制的に未登録と判定し、
その後の通常のアドレス変換動作により当該主記憶参照
を許可するか否か判定することを特徴とするデータ処理
システム。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP59201671A JPS6180437A (ja) | 1984-09-28 | 1984-09-28 | デ−タ処理システム |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP59201671A JPS6180437A (ja) | 1984-09-28 | 1984-09-28 | デ−タ処理システム |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPS6180437A true JPS6180437A (ja) | 1986-04-24 |
| JPH057739B2 JPH057739B2 (ja) | 1993-01-29 |
Family
ID=16444967
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP59201671A Granted JPS6180437A (ja) | 1984-09-28 | 1984-09-28 | デ−タ処理システム |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS6180437A (ja) |
Families Citing this family (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH07133617A (ja) * | 1993-11-10 | 1995-05-23 | Maruei Concrete Kogyo Kk | 丸太を取り付けたｌ形ブロック |
Citations (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS52123834A (en) * | 1976-04-09 | 1977-10-18 | Fujitsu Ltd | Processing of memory and key information |
| JPS58215555A (ja) * | 1982-06-09 | 1983-12-15 | Toshiba Corp | ステンレス鋼におけるクロム欠乏層の検出方法 |
-
1984
- 1984-09-28 JP JP59201671A patent/JPS6180437A/ja active Granted
Patent Citations (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS52123834A (en) * | 1976-04-09 | 1977-10-18 | Fujitsu Ltd | Processing of memory and key information |
| JPS58215555A (ja) * | 1982-06-09 | 1983-12-15 | Toshiba Corp | ステンレス鋼におけるクロム欠乏層の検出方法 |
Also Published As
| Publication number | Publication date |
|---|---|
| JPH057739B2 (ja) | 1993-01-29 |
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Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| EXPY | Cancellation because of completion of term |