JPS594742B2 - デ−タ整列制御方式 - Google Patents
デ−タ整列制御方式Info
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- JPS594742B2 JPS594742B2 JP51042021A JP4202176A JPS594742B2 JP S594742 B2 JPS594742 B2 JP S594742B2 JP 51042021 A JP51042021 A JP 51042021A JP 4202176 A JP4202176 A JP 4202176A JP S594742 B2 JPS594742 B2 JP S594742B2
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- JP
- Japan
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- data
- bytes
- byte
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-
- G—PHYSICS
- G11—INFORMATION STORAGE
- G11C—STATIC STORES
- G11C7/00—Arrangements for writing information into, or reading information out from, a digital store
- G11C7/10—Input/output [I/O] data interface arrangements, e.g. I/O data control circuits, I/O data buffers
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- Executing Machine-Instructions (AREA)
- Memory System (AREA)
- Memory System Of A Hierarchy Structure (AREA)
Description
【発明の詳細な説明】
本発明は、データ整列制御方式、特にアクセス元装置と
の間の情報バスがＰバイトのバス幅をもち、主記憶装置
との間の情報バスがｍＰバイトのバス幅をもち、かつ上
記主記憶装置が１回のアクセス要求によつてｎｍＰバイ
ト分のデータが読出される如きデータ処理システムにお
いて、ｍＰバイト・クロス検出手段とｎｍＰバイト境界
検出手段とをもうけ、上記アクセス元装置に対して必要
なデータを整列せしめた上で転送するようにしたデータ
整列制御方式に関するものである。
の間の情報バスがＰバイトのバス幅をもち、主記憶装置
との間の情報バスがｍＰバイトのバス幅をもち、かつ上
記主記憶装置が１回のアクセス要求によつてｎｍＰバイ
ト分のデータが読出される如きデータ処理システムにお
いて、ｍＰバイト・クロス検出手段とｎｍＰバイト境界
検出手段とをもうけ、上記アクセス元装置に対して必要
なデータを整列せしめた上で転送するようにしたデータ
整列制御方式に関するものである。
バッファ・メモリを有するデータ処理システムにおいて
は、いわゆるブロック転送時に１回のアクセス要求によ
つて主記憶装置から例えば８〔バイト〕×４のデータが
読出さ法かつ８バイト単位で順次記憶制御装置に転送さ
れ、一方該記憶制御装置からアクセス元装置に対して４
バイト単位で転送される。
は、いわゆるブロック転送時に１回のアクセス要求によ
つて主記憶装置から例えば８〔バイト〕×４のデータが
読出さ法かつ８バイト単位で順次記憶制御装置に転送さ
れ、一方該記憶制御装置からアクセス元装置に対して４
バイト単位で転送される。
この場合、アクセス元装置は、必要とするデータが格納
されている先頭アドレス情報、必要とするデータのバイ
ト長指示情報、アツプ・ダウン指示情報などを発し、そ
れに対応したデータを所望状態に整列された状態で受取
るようにされる。
されている先頭アドレス情報、必要とするデータのバイ
ト長指示情報、アツプ・ダウン指示情報などを発し、そ
れに対応したデータを所望状態に整列された状態で受取
るようにされる。
なおデータのバイト長指示情報は、上記４バイトのバス
幅の場合、１バイト、２バイト、３バイト、または４バ
イトのいずれかを指示するものであると考えてよい。ま
たアツプ・ダウン指示情報は、上記先頭アドレス位置か
ら前にさかのぼるべきかあるいは後にくだるべきかを指
示するものと考えてよい。しかし、上記の如きシステム
においては次の問題点をもつている。即ち、（１）アク
セス元装置が必要とする所望のバイト長のデータが、上
記主記憶装置から順次転送されてくる複数個の８バイト
単位にまたがつて存在していることがある。
幅の場合、１バイト、２バイト、３バイト、または４バ
イトのいずれかを指示するものであると考えてよい。ま
たアツプ・ダウン指示情報は、上記先頭アドレス位置か
ら前にさかのぼるべきかあるいは後にくだるべきかを指
示するものと考えてよい。しかし、上記の如きシステム
においては次の問題点をもつている。即ち、（１）アク
セス元装置が必要とする所望のバイト長のデータが、上
記主記憶装置から順次転送されてくる複数個の８バイト
単位にまたがつて存在していることがある。
この場合、例えば最初に転送されてきた８バイト分中の
１部バイトと、後刻転送されてくる８バイト分中の１部
バイトとを組合わせて即ち整列し直して、アクセス元装
置に転送する必要が生ずる。（２）上記（１）の処理の
場合、先頭アドレス情報、バイト長指示情報、アツプ・
ダウン指示情報にもとずいて、正しい整列を得るように
することが必要である。
１部バイトと、後刻転送されてくる８バイト分中の１部
バイトとを組合わせて即ち整列し直して、アクセス元装
置に転送する必要が生ずる。（２）上記（１）の処理の
場合、先頭アドレス情報、バイト長指示情報、アツプ・
ダウン指示情報にもとずいて、正しい整列を得るように
することが必要である。
（３）また一般に主記憶装置は、スルー・フットを向上
するために、インタリーフをかけておくようにされてい
る。
するために、インタリーフをかけておくようにされてい
る。
このため、上記（１）の処理に当つて、８バイト単位で
転送されてくるデータの順序がアドレス情報の順序の通
りとならず全くランダムとなるが、このための処理を正
しく行なうことが必要である。（４）更に上記の如く主
記憶装置からは１回のアクセス要求によつて３２バイト
（８〔バイト〕×４）を読出すことができるが、アクセ
ス元装置が必要とする所望バイト長のデータが上記３２
バイトの境界にまたがつていることがある。
転送されてくるデータの順序がアドレス情報の順序の通
りとならず全くランダムとなるが、このための処理を正
しく行なうことが必要である。（４）更に上記の如く主
記憶装置からは１回のアクセス要求によつて３２バイト
（８〔バイト〕×４）を読出すことができるが、アクセ
ス元装置が必要とする所望バイト長のデータが上記３２
バイトの境界にまたがつていることがある。
この場合主記憶装置に対しては少なくとも２回のアクセ
ス要求を行なうことが必要となるが、このためのアクセ
ス要求をアクセス元装置が行なうようにすると処理がき
わめて繁雑となる。本発明は上記の点を解決することを
目的としており、例えば上記８バイト・クロス検出手段
と上記３２バイト境界検出手段とをもうけ、上記整列制
御を正しく行ない得るようにすることを目的としている
。そしてそのため、本発明のデータ整列制御方式は１つ
または複数のアクセス元装置、アクセスの中介を行なう
記憶制御装置、および１回のアクセス要求にもとずいて
ＮｍＰバイト分のデータが読出される主記憶装置をそな
え、該主記憶装置と上記記憶制御装置との間にＭＰバイ
ト単位の情報バスをもつと共に上記記憶制御装置と上記
アクセス元装置との間にＰバイト単位の情報バスをもつ
データ処理システムにおいて、上記アクセス元装置が発
するアドレス情報中の予め定めたビツト情報とアツプ・
ダウン指示情報とバイト長指示情報とにもとずいて、上
記アクセス元装置に転送すべきデータが上記ＭＰバイト
単位の複数個にまたがることを検出するＭＰバイト・ク
ロス検出手段と上記ＮｍＰバイトの境界にまたがつてい
ることを検出するＮｍＰバイト境界検出手段とをもうけ
ると共に、上記主記憶装置から転送されてくるＭＰバイ
ト単位のデータがセツトされる第１のレジスタ、該第１
のレジスタの内容を一時退避する第２のレジスタ、およ
び入力されたデータを整列し直す整列回路をもうけ、上
記ＭＰバイト・クロス検出手段の検出出力にもとずいて
上記第１のレジスタの内容を上記第２のレジスタに退避
せしめ、後刻上記第１のレジスタにセツトされた内容と
上記第２のレジスタの内容とを上記整列回路に導びくよ
うにし、更に、上記ＮｒｎＰバイト境界検出手段の検出
出力にもとずいて、上記記憶制御装置が上記アツプ・ダ
ウン指示情報をみて自律的に上記主記憶装置に対してア
クセス要求を発するようにすると共に上記アクセス元装
置に転送すべきデータを上記整列回路によつてＰバイト
単位に整夕１ルた上で当該アクセス元装置に転送するよ
うにしたことを特徴としている。以下図面を参照しつつ
説明する。第１図は本発明が適用されるデータ処理シス
テムの一実施例構成、第２図はアクセス元装置からのア
クセス要求に伴なつて与えられる一実施例情報、第３図
は整列制御に当つての問題点を説明する説明図、第４図
は８バイト・クロス発生条件をまとめて表わした説明図
、第５図は記憶Ｆｂｌ脚装置内にもうけられる本発明に
よる自律的アクセス要求制御部の一実施例構成、第６図
は本発明による整列制御部の一実施例構成、第７図は第
６図に示す各ゲート匍脚をまとめて表わした説明図、第
８図ＡないしＤは本発明による整列制御を具体例によつ
て説明する説明図を示す。
ス要求を行なうことが必要となるが、このためのアクセ
ス要求をアクセス元装置が行なうようにすると処理がき
わめて繁雑となる。本発明は上記の点を解決することを
目的としており、例えば上記８バイト・クロス検出手段
と上記３２バイト境界検出手段とをもうけ、上記整列制
御を正しく行ない得るようにすることを目的としている
。そしてそのため、本発明のデータ整列制御方式は１つ
または複数のアクセス元装置、アクセスの中介を行なう
記憶制御装置、および１回のアクセス要求にもとずいて
ＮｍＰバイト分のデータが読出される主記憶装置をそな
え、該主記憶装置と上記記憶制御装置との間にＭＰバイ
ト単位の情報バスをもつと共に上記記憶制御装置と上記
アクセス元装置との間にＰバイト単位の情報バスをもつ
データ処理システムにおいて、上記アクセス元装置が発
するアドレス情報中の予め定めたビツト情報とアツプ・
ダウン指示情報とバイト長指示情報とにもとずいて、上
記アクセス元装置に転送すべきデータが上記ＭＰバイト
単位の複数個にまたがることを検出するＭＰバイト・ク
ロス検出手段と上記ＮｍＰバイトの境界にまたがつてい
ることを検出するＮｍＰバイト境界検出手段とをもうけ
ると共に、上記主記憶装置から転送されてくるＭＰバイ
ト単位のデータがセツトされる第１のレジスタ、該第１
のレジスタの内容を一時退避する第２のレジスタ、およ
び入力されたデータを整列し直す整列回路をもうけ、上
記ＭＰバイト・クロス検出手段の検出出力にもとずいて
上記第１のレジスタの内容を上記第２のレジスタに退避
せしめ、後刻上記第１のレジスタにセツトされた内容と
上記第２のレジスタの内容とを上記整列回路に導びくよ
うにし、更に、上記ＮｒｎＰバイト境界検出手段の検出
出力にもとずいて、上記記憶制御装置が上記アツプ・ダ
ウン指示情報をみて自律的に上記主記憶装置に対してア
クセス要求を発するようにすると共に上記アクセス元装
置に転送すべきデータを上記整列回路によつてＰバイト
単位に整夕１ルた上で当該アクセス元装置に転送するよ
うにしたことを特徴としている。以下図面を参照しつつ
説明する。第１図は本発明が適用されるデータ処理シス
テムの一実施例構成、第２図はアクセス元装置からのア
クセス要求に伴なつて与えられる一実施例情報、第３図
は整列制御に当つての問題点を説明する説明図、第４図
は８バイト・クロス発生条件をまとめて表わした説明図
、第５図は記憶Ｆｂｌ脚装置内にもうけられる本発明に
よる自律的アクセス要求制御部の一実施例構成、第６図
は本発明による整列制御部の一実施例構成、第７図は第
６図に示す各ゲート匍脚をまとめて表わした説明図、第
８図ＡないしＤは本発明による整列制御を具体例によつ
て説明する説明図を示す。
第１図において、１は主記憶装置、２はメモリ・アクセ
ス制御回路、３−０ないし３−３は夫々バンクで互に独
立にアクセス可能であり例えば８バイト分のデータを一
度に読出し得るもの、４は記憶制御装置であつてアクセ
ス処理を中介するもの、５は順序管理部であつて主記憶
装置１から転送されてくる８バイト単位のデータについ
て当該データの格納位置即ちアドレス情報を管理するも
の、６はバツフア・メモリであつて従来一般に各中央処
理装置ＣＰＵにもうけられているものをまとめて記憶制
御装置４内に設置されているもの、７Ａ，７Ｂ，・・・
・・・は夫々アクセス元装置、９は８バイトのバス幅を
もつ情報バス、１０Ａ，１０Ｂは夫々４バイトのバス幅
をもつ情報バスを表わしている〇今例えばアクセス元装
置７Ａがアクセス要求を行なつた結果、主記憶装置１に
対して読出しアクセスが行なわれる如き場合、記憶制御
装置４は該アクセスの中介を行なう。
ス制御回路、３−０ないし３−３は夫々バンクで互に独
立にアクセス可能であり例えば８バイト分のデータを一
度に読出し得るもの、４は記憶制御装置であつてアクセ
ス処理を中介するもの、５は順序管理部であつて主記憶
装置１から転送されてくる８バイト単位のデータについ
て当該データの格納位置即ちアドレス情報を管理するも
の、６はバツフア・メモリであつて従来一般に各中央処
理装置ＣＰＵにもうけられているものをまとめて記憶制
御装置４内に設置されているもの、７Ａ，７Ｂ，・・・
・・・は夫々アクセス元装置、９は８バイトのバス幅を
もつ情報バス、１０Ａ，１０Ｂは夫々４バイトのバス幅
をもつ情報バスを表わしている〇今例えばアクセス元装
置７Ａがアクセス要求を行なつた結果、主記憶装置１に
対して読出しアクセスが行なわれる如き場合、記憶制御
装置４は該アクセスの中介を行なう。
即ち記憶匍脚装置４は他のアクセス元装置からのアクセ
ス要求との優先順位決定処理やアクセス可能状態にある
バンクを調べるなどの処理を行ない、主記憶装置１から
例えば１プロツク即ち８バイト×４のデータを読出す処
理を行なう。そしてアクセス元装置７Ａに対しては、当
該装置７Ａが必要とするデータを４バイト単位に整夕１
ル直して転送するようにする。第２図は、上記読出し処
理を行なう場合に用いられる情報を表わしている。そし
て図中１１はアドレス情報であつてビツトＢ８ないしＢ
３ｌによつて与えられるもの、ＡＬＯは整列可否を指示
する整列情報で論理「１」のとき整列処理を実行し論理
（イ）」のとき整列処理を実行しないことを指示するも
の、ＡＬｌはアツプ・ダウン指示情報で論理「１」のと
き前に遡ることを指示し論理「川のとき後に下ることを
指示するもの、ＬＯ，Ｌｌはバイト長指示情報で「００
」のとき１バイト長を指示し「０１Ｊのとき２バイト長
を指示し「１０」のとき３バイト長を指示し「１１」の
とき４バイト長を指示するものを表わしている。第３図
は、主記憶装置１から８バイト単位で転送されてくるデ
ータを、アクセス元装置が必要とする形に整列し直す態
様を説明している。即ち今アクセス元装置７Ａが、アド
レス情報としてビツトＢ２７ないしＢ３ｌに「０００１
０」を与えた形で、情報ＡＬｌを論理川、情報ＬＯ，Ｌ
ｌを値「１０」としてアクセスした場合、主記憶装置１
から第３図図示バイトＡ，Ｂ，Ｃを含む８バイトを転送
してきたとき、バイトＡを先頭とする斜線部分の４バイ
ト分を抽出してアクセス元装置７Ａに転送することがで
きる。しかし、今ビツトＢ２７ないしＢ３ｌに「０１１
１０」を与え、情報ＡＬｌを論理「１」、情報ＬＯ，Ｌ
ｌを値「１１Ｊとしてアクセスした場合には、主記憶装
置１から転送される第３図図示バイトＮＥを含む８バイ
トＦ，Ｇを含む８バイトから所望の４バイトＤ，Ｅ，Ｆ
，Ｇを整夕１ル直して、アクセス元装置７Ａに転送する
ことが必要となる。またビツトＢ２７ないしＢ３ｌに「
１０００１」を与え、情報ＡＬｌを論理Ｄ」、情報ＬＯ
，Ｌｌを値［１１」としてアクセスした場合にも同様に
バイトＦ，Ｇを含む８バイトとバイトＤ，Ｅを含む８ノ
ｚ卜とから所望の４バイトＤ，Ｅ，Ｆ，Ｇを整列し直し
て、アクセス元装置７Ａに転送することが必要となる。
更にビツトＢ２７ないしＢ３ｌに「１１１１０」を与え
、情報ＡＬｌを論理「１」、情報ＬＯ，Ｌｌを値「１１
１としてアクセスした場合には、第１回目のアクセス要
求によつて主記憶装置１から転送されてくる第３図図示
バイトＨ，Ｉを含む８バイトと、今１度第２回目のアク
セス要求を発しこれによつて主記憶装置１から転送され
てくる第３図図示バイトＪ，Ｋを含む８バイトから、バ
イトＨ，Ｉ，Ｊ，Ｋをまとめることが必要となる。また
ビツトＢ２７ないしＢ３ｌに「００００１Ｕを与え、情
報ＡＬｌを論理「Ｏ」、情報ＬＯ，Ｌｌを値「１１」と
してアクセスした場合にも、同様に２回分のアクセス要
求を発した上でバイトＨ，Ｉ，Ｊ，Ｋをまとめることが
必要となる。このため、本発明の場合、アクセス元装置
が必要とするデータ長のデータが例えばＤ，Ｅ，Ｆ，Ｇ
や几１，Ｊ，Ｋの如く複数の８バイト単位にまたがつて
いるか否かを検出するｄバイト・クロス検出手段と、例
えばＨ，，Ｊ，Ｋの如く３２バイトの境界にまたがつて
２回分のアクセス要求を必要とするか否かを検出するＮ
ｍＰバイト境界検出手段とをもうけて、上記整列制御を
行なうようにしている。第４図は、第３図図示Ｄ，Ｅ，
Ｆ，ＧやＨ，Ｉ，Ｊ，Ｋの如く複数の８バイト単位にま
たがつていること即ち８バイト・クロス状態が生ずる態
様をまとめた図である。図中のＢ２９ないしＢ３ｌ，Ａ
ＬＯ，Ａｌ，ｌ，ＬＯ，Ｌｌは第２図に対応している。
また※印は論理「Ｏ」または「１」のいずれであつても
よいことを表わし、００は情報ＬＯ，Ｌｌが「００］
でないことを表わしている。第４図図示の態様以外にお
いては８バイトクロスは発生しない。第５図に関連して
後述する８バイト・タロス検出回路は、第４図に示す態
様の発生を検出するものである。第５図は本発明による
自律的アクセス要求制御部の一実施例構成を示している
。図中の符号１１，ｂ８ないしＢ３ｌ，ＡＬＯ，ＡＬｌ
，ＬＯ，Ｌｌは第２図に対応し、１２は８バイトクロス
検出回路、１３は３２バイト境界検出回路、１４はダイ
ナミツク・アドレス・トランスレーシヨン回路部であつ
て与えられた論理アドレスを物理アドレスに変換するも
の、１５はメモリ・アドレス・レジスタ、１６はアドレ
ス情報ビツトＢ８ないしＢ３ｌに対して−４を加算する
加算器、１７はアドレス情報ビツトＢ８ないしＢ３ｌに
対して＋４を加算する加算器、１８，１９は夫々アンド
回路を表わしている。８バイト・クロス検出回路１２は
第４図図示の態様発生を検出し、クロス発生時に論理「
１」を発する。
ス要求との優先順位決定処理やアクセス可能状態にある
バンクを調べるなどの処理を行ない、主記憶装置１から
例えば１プロツク即ち８バイト×４のデータを読出す処
理を行なう。そしてアクセス元装置７Ａに対しては、当
該装置７Ａが必要とするデータを４バイト単位に整夕１
ル直して転送するようにする。第２図は、上記読出し処
理を行なう場合に用いられる情報を表わしている。そし
て図中１１はアドレス情報であつてビツトＢ８ないしＢ
３ｌによつて与えられるもの、ＡＬＯは整列可否を指示
する整列情報で論理「１」のとき整列処理を実行し論理
（イ）」のとき整列処理を実行しないことを指示するも
の、ＡＬｌはアツプ・ダウン指示情報で論理「１」のと
き前に遡ることを指示し論理「川のとき後に下ることを
指示するもの、ＬＯ，Ｌｌはバイト長指示情報で「００
」のとき１バイト長を指示し「０１Ｊのとき２バイト長
を指示し「１０」のとき３バイト長を指示し「１１」の
とき４バイト長を指示するものを表わしている。第３図
は、主記憶装置１から８バイト単位で転送されてくるデ
ータを、アクセス元装置が必要とする形に整列し直す態
様を説明している。即ち今アクセス元装置７Ａが、アド
レス情報としてビツトＢ２７ないしＢ３ｌに「０００１
０」を与えた形で、情報ＡＬｌを論理川、情報ＬＯ，Ｌ
ｌを値「１０」としてアクセスした場合、主記憶装置１
から第３図図示バイトＡ，Ｂ，Ｃを含む８バイトを転送
してきたとき、バイトＡを先頭とする斜線部分の４バイ
ト分を抽出してアクセス元装置７Ａに転送することがで
きる。しかし、今ビツトＢ２７ないしＢ３ｌに「０１１
１０」を与え、情報ＡＬｌを論理「１」、情報ＬＯ，Ｌ
ｌを値「１１Ｊとしてアクセスした場合には、主記憶装
置１から転送される第３図図示バイトＮＥを含む８バイ
トＦ，Ｇを含む８バイトから所望の４バイトＤ，Ｅ，Ｆ
，Ｇを整夕１ル直して、アクセス元装置７Ａに転送する
ことが必要となる。またビツトＢ２７ないしＢ３ｌに「
１０００１」を与え、情報ＡＬｌを論理Ｄ」、情報ＬＯ
，Ｌｌを値［１１」としてアクセスした場合にも同様に
バイトＦ，Ｇを含む８バイトとバイトＤ，Ｅを含む８ノ
ｚ卜とから所望の４バイトＤ，Ｅ，Ｆ，Ｇを整列し直し
て、アクセス元装置７Ａに転送することが必要となる。
更にビツトＢ２７ないしＢ３ｌに「１１１１０」を与え
、情報ＡＬｌを論理「１」、情報ＬＯ，Ｌｌを値「１１
１としてアクセスした場合には、第１回目のアクセス要
求によつて主記憶装置１から転送されてくる第３図図示
バイトＨ，Ｉを含む８バイトと、今１度第２回目のアク
セス要求を発しこれによつて主記憶装置１から転送され
てくる第３図図示バイトＪ，Ｋを含む８バイトから、バ
イトＨ，Ｉ，Ｊ，Ｋをまとめることが必要となる。また
ビツトＢ２７ないしＢ３ｌに「００００１Ｕを与え、情
報ＡＬｌを論理「Ｏ」、情報ＬＯ，Ｌｌを値「１１」と
してアクセスした場合にも、同様に２回分のアクセス要
求を発した上でバイトＨ，Ｉ，Ｊ，Ｋをまとめることが
必要となる。このため、本発明の場合、アクセス元装置
が必要とするデータ長のデータが例えばＤ，Ｅ，Ｆ，Ｇ
や几１，Ｊ，Ｋの如く複数の８バイト単位にまたがつて
いるか否かを検出するｄバイト・クロス検出手段と、例
えばＨ，，Ｊ，Ｋの如く３２バイトの境界にまたがつて
２回分のアクセス要求を必要とするか否かを検出するＮ
ｍＰバイト境界検出手段とをもうけて、上記整列制御を
行なうようにしている。第４図は、第３図図示Ｄ，Ｅ，
Ｆ，ＧやＨ，Ｉ，Ｊ，Ｋの如く複数の８バイト単位にま
たがつていること即ち８バイト・クロス状態が生ずる態
様をまとめた図である。図中のＢ２９ないしＢ３ｌ，Ａ
ＬＯ，Ａｌ，ｌ，ＬＯ，Ｌｌは第２図に対応している。
また※印は論理「Ｏ」または「１」のいずれであつても
よいことを表わし、００は情報ＬＯ，Ｌｌが「００］
でないことを表わしている。第４図図示の態様以外にお
いては８バイトクロスは発生しない。第５図に関連して
後述する８バイト・タロス検出回路は、第４図に示す態
様の発生を検出するものである。第５図は本発明による
自律的アクセス要求制御部の一実施例構成を示している
。図中の符号１１，ｂ８ないしＢ３ｌ，ＡＬＯ，ＡＬｌ
，ＬＯ，Ｌｌは第２図に対応し、１２は８バイトクロス
検出回路、１３は３２バイト境界検出回路、１４はダイ
ナミツク・アドレス・トランスレーシヨン回路部であつ
て与えられた論理アドレスを物理アドレスに変換するも
の、１５はメモリ・アドレス・レジスタ、１６はアドレ
ス情報ビツトＢ８ないしＢ３ｌに対して−４を加算する
加算器、１７はアドレス情報ビツトＢ８ないしＢ３ｌに
対して＋４を加算する加算器、１８，１９は夫々アンド
回路を表わしている。８バイト・クロス検出回路１２は
第４図図示の態様発生を検出し、クロス発生時に論理「
１」を発する。
また３２バイト境界検出回路１３において、アンド回路
１８がオンされる状態は、第３図図示バイトＫが先頭ア
ドレス情報によつて指示されてバイトＨ，Ｉ，Ｊ，Ｋの
如く３２バイト境界にまたがる状態に対応している。こ
のため、加算器１６は、ビツトＢ８ないしＢ３ｌをもつ
て与えられたアドレス情報に対して−４を加算してダイ
ナミツク・アドレス・トランスレーシヨン回路部１４に
導びく。またアンド回路１９がオンされる状態は、第３
図図示バイトＨが先頭アドレス情報によつて指示されて
バイトＨ，，Ｊ，Ｋの如く３２バイト境界にまたがる状
態に対応している。このため、加算器１７は、ビツトＢ
８ないしＢ３ｌをもつて与えられたアドレス情報に対し
て＋４を加算してダイナミツク・アドレス・トランスレ
ーシヨン回路部１４に導びく。即ち、第５図図示の構成
は、記憶制御装置４が自律的にアクセス要求を発する構
成を表わしている。第６図は本発明による整列制御部の
一実施例構成を示している。図中の符号２０−Ｅおよび
２００は本発明にいう第１のレジスタ、２１は本発明に
いう第２のレジスタ、２２は整列回路、２３は整列回路
Ｆｂｌ脚部、Ｇ１ないしＧ６は夫々ゲートを表わしてい
る。そして、各ゲートＧ１ないしＧ６は夫々第７図に示
す条件のもとでオンされる。なお、上述した如く、本発
明の場合、主記憶装置１にはインタリーフがかけられて
いる。このため１回のアクセスによつて情報バス９（第
１図？介して転送されてくる８バイト単位情報は、アド
レス情報中のビツトＢ２７，ｂ２８が「００」をとる８
バイト単位の情報から順番に到来するとは限らない。こ
の順番の管理は第１図図示の順序管理部５によつて管理
されている。第７図中において（反転）として表わされ
ている信号は、上記順序が逆転したとき論理「１」とさ
れるものと考えてよい。第７図を参照すると明らかな如
く、例えばゲートＧ１は、（ｌ）８バイト・クロスが発
生し且つビツトＢ２９が論理「１」であるとき、または
（Ｉｉ）上記反転信号が発せられ且つビツトＢ２９が論
理「１」であるときにオンされ、レジスタ２０−０にセ
ツトされたデータを第２のレジスタ２１内に退避せしめ
る。第８図ＡないしＤは本発明による整列制御を具体的
によつて説明する説明図を示している。そして図中の符
号は第６図に対応している。今第８図Ａ図示の如くアド
レス情報中のビツトＢ２７ないしＢ３ｌが「０１１１０
」を指示し、情報ＡＬＯが論理「１」、情報ＡＬｌが論
理「１」、情報ＬＯ，Ｌｌが値「１１」を指示している
ものとすると、アクセス元装置が必要としているデータ
は第８図Ｂ中に斜線で表わす４バイトである。このとき
主記憶装置１からは、ビツトＢ２７，ｂ２８が「００］
，「０１］，「１０」，「１１」をとる各８バイト単位
の情報がランダムに転送されてくる。第８図Ｃは、バイ
トＦ，Ｇを含む８バイト単位の情報がバイトＤ，Ｅを含
むそれよりも早く転送されてきた状態の処理を表わして
いる。また第８図Ｄは、その逆即ち反転信号が論理「０
］である正常順位の場合の処理を表わしている。第８図
Ｃ図示の場合、第７図を参照すると明らかな如く、バイ
トＦ）Ｇを含む情報を第２のレジスタ２１に退避すべく
ゲートＧ２をオンする。次いで第２回目にバイトＤ，Ｅ
を含む情報が第１のレジスタ２０−Ｅ，２Ｏ−０にセツ
トされたとき、ゲートＧ３とＧ６がオンされる。即ちバ
イトＦ，ＧとバイトＤ，Ｅとが整列回路２２に導びかれ
る。整列回路２２においては、図示矢印の如く整夕１ル
直され、バイトＤ，Ｅ，Ｆ，Ｇとしてアクセス元装置に
転送される。また第８図Ｄ図示の場合、バイトＤ，Ｅを
含む情報を第２のレジスタ２１に退避すべくゲートＧ１
をオンする。次いで第２回目にバイトＦ，Ｇを含む情報
が第１のレジスタ２０−Ｅ，２Ｏ−０にセツトされたと
き、ゲートＧ４とＧ５とがオンされる。即ちバイトＦ，
ＧとバイトＤ，Ｅとが整列回路２２に導びかれる。整列
回路２２においては、同様に整夕１ル直しが行なわれ、
バイトＤ，Ｅ，Ｆ，Ｇとしてアクセス元装置に転送され
る。なお、アクセス元装置が第３図図示バイトＡ，Ｂ，
Ｃの如きデータを必要としている場合、８バイト・クロ
ス状態は発生しない。このため、第７を参照すると明ら
かな如く、バイトＡ，Ｂ，Ｃを含む８バイト単位の情報
がレジスタ２０−Ｅ，２Ｏ−０にセツトされたとき、ゲ
ートＧ４とＧ６がオンされ、直ちに整列回路２２に導び
かれることは言うまでもない。以上説明した如く、本発
明によれば、アクセス元装置が必要とするデータに対応
して正しく整列匍脚を行なつた上でアクセス元装置に転
送することが可能となる。
１８がオンされる状態は、第３図図示バイトＫが先頭ア
ドレス情報によつて指示されてバイトＨ，Ｉ，Ｊ，Ｋの
如く３２バイト境界にまたがる状態に対応している。こ
のため、加算器１６は、ビツトＢ８ないしＢ３ｌをもつ
て与えられたアドレス情報に対して−４を加算してダイ
ナミツク・アドレス・トランスレーシヨン回路部１４に
導びく。またアンド回路１９がオンされる状態は、第３
図図示バイトＨが先頭アドレス情報によつて指示されて
バイトＨ，，Ｊ，Ｋの如く３２バイト境界にまたがる状
態に対応している。このため、加算器１７は、ビツトＢ
８ないしＢ３ｌをもつて与えられたアドレス情報に対し
て＋４を加算してダイナミツク・アドレス・トランスレ
ーシヨン回路部１４に導びく。即ち、第５図図示の構成
は、記憶制御装置４が自律的にアクセス要求を発する構
成を表わしている。第６図は本発明による整列制御部の
一実施例構成を示している。図中の符号２０−Ｅおよび
２００は本発明にいう第１のレジスタ、２１は本発明に
いう第２のレジスタ、２２は整列回路、２３は整列回路
Ｆｂｌ脚部、Ｇ１ないしＧ６は夫々ゲートを表わしてい
る。そして、各ゲートＧ１ないしＧ６は夫々第７図に示
す条件のもとでオンされる。なお、上述した如く、本発
明の場合、主記憶装置１にはインタリーフがかけられて
いる。このため１回のアクセスによつて情報バス９（第
１図？介して転送されてくる８バイト単位情報は、アド
レス情報中のビツトＢ２７，ｂ２８が「００」をとる８
バイト単位の情報から順番に到来するとは限らない。こ
の順番の管理は第１図図示の順序管理部５によつて管理
されている。第７図中において（反転）として表わされ
ている信号は、上記順序が逆転したとき論理「１」とさ
れるものと考えてよい。第７図を参照すると明らかな如
く、例えばゲートＧ１は、（ｌ）８バイト・クロスが発
生し且つビツトＢ２９が論理「１」であるとき、または
（Ｉｉ）上記反転信号が発せられ且つビツトＢ２９が論
理「１」であるときにオンされ、レジスタ２０−０にセ
ツトされたデータを第２のレジスタ２１内に退避せしめ
る。第８図ＡないしＤは本発明による整列制御を具体的
によつて説明する説明図を示している。そして図中の符
号は第６図に対応している。今第８図Ａ図示の如くアド
レス情報中のビツトＢ２７ないしＢ３ｌが「０１１１０
」を指示し、情報ＡＬＯが論理「１」、情報ＡＬｌが論
理「１」、情報ＬＯ，Ｌｌが値「１１」を指示している
ものとすると、アクセス元装置が必要としているデータ
は第８図Ｂ中に斜線で表わす４バイトである。このとき
主記憶装置１からは、ビツトＢ２７，ｂ２８が「００］
，「０１］，「１０」，「１１」をとる各８バイト単位
の情報がランダムに転送されてくる。第８図Ｃは、バイ
トＦ，Ｇを含む８バイト単位の情報がバイトＤ，Ｅを含
むそれよりも早く転送されてきた状態の処理を表わして
いる。また第８図Ｄは、その逆即ち反転信号が論理「０
］である正常順位の場合の処理を表わしている。第８図
Ｃ図示の場合、第７図を参照すると明らかな如く、バイ
トＦ）Ｇを含む情報を第２のレジスタ２１に退避すべく
ゲートＧ２をオンする。次いで第２回目にバイトＤ，Ｅ
を含む情報が第１のレジスタ２０−Ｅ，２Ｏ−０にセツ
トされたとき、ゲートＧ３とＧ６がオンされる。即ちバ
イトＦ，ＧとバイトＤ，Ｅとが整列回路２２に導びかれ
る。整列回路２２においては、図示矢印の如く整夕１ル
直され、バイトＤ，Ｅ，Ｆ，Ｇとしてアクセス元装置に
転送される。また第８図Ｄ図示の場合、バイトＤ，Ｅを
含む情報を第２のレジスタ２１に退避すべくゲートＧ１
をオンする。次いで第２回目にバイトＦ，Ｇを含む情報
が第１のレジスタ２０−Ｅ，２Ｏ−０にセツトされたと
き、ゲートＧ４とＧ５とがオンされる。即ちバイトＦ，
ＧとバイトＤ，Ｅとが整列回路２２に導びかれる。整列
回路２２においては、同様に整夕１ル直しが行なわれ、
バイトＤ，Ｅ，Ｆ，Ｇとしてアクセス元装置に転送され
る。なお、アクセス元装置が第３図図示バイトＡ，Ｂ，
Ｃの如きデータを必要としている場合、８バイト・クロ
ス状態は発生しない。このため、第７を参照すると明ら
かな如く、バイトＡ，Ｂ，Ｃを含む８バイト単位の情報
がレジスタ２０−Ｅ，２Ｏ−０にセツトされたとき、ゲ
ートＧ４とＧ６がオンされ、直ちに整列回路２２に導び
かれることは言うまでもない。以上説明した如く、本発
明によれば、アクセス元装置が必要とするデータに対応
して正しく整列匍脚を行なつた上でアクセス元装置に転
送することが可能となる。
また例え主記憶装置に対して複数回のアクセス要求を与
えることが必要となつたとしても、アクセス元装置はそ
れに全く関与せず、記憶制御装置が自律的にアタセス要
求を行なうようにしている。即ち本願明細書冒頭に述べ
た問題点をすべて解決している。
えることが必要となつたとしても、アクセス元装置はそ
れに全く関与せず、記憶制御装置が自律的にアタセス要
求を行なうようにしている。即ち本願明細書冒頭に述べ
た問題点をすべて解決している。
第１図は本発明が適用されるデータ処理システムの一実
施例構成、第２図はアクセス元装置からのアクセス要求
に伴なつて与えられる一実施例情報、第３図は整列制御
に当つての問題点を説明する説明図、第４図は８バイト
・クロス発生条件をまとめて表わした説明図、第５図は
記憶制御装置内にもうけられる本発明による自律的アク
セス要求制御部の一実施例構成、第６図は本発明による
整列制御部の一実施例構成、第７図は第６図に示す各ゲ
ート制御をまとめて表わした説明図、第８図ＡないしＤ
は本発明による整列制御を具体例によつて説明する説明
図を示す。 図中、１は主記憶装置、４は記憶制御装置、７はアクセ
ス元装置、５は順序管理部、９，１０は情報バス、Ｂ８
ないしＢ３ｌはアドレス情報、ＡＬｌはアツプ・ダウン
指示情報、ＬＯ，Ｌｌはバイト長指示情報、１２はＭＰ
バイト・クロス検出手段、１３はＮｍＰバイト境界検出
手段、２０は第１のレジスタ、２１は第２のレジスタ、
２２は整列回路を表わす。
施例構成、第２図はアクセス元装置からのアクセス要求
に伴なつて与えられる一実施例情報、第３図は整列制御
に当つての問題点を説明する説明図、第４図は８バイト
・クロス発生条件をまとめて表わした説明図、第５図は
記憶制御装置内にもうけられる本発明による自律的アク
セス要求制御部の一実施例構成、第６図は本発明による
整列制御部の一実施例構成、第７図は第６図に示す各ゲ
ート制御をまとめて表わした説明図、第８図ＡないしＤ
は本発明による整列制御を具体例によつて説明する説明
図を示す。 図中、１は主記憶装置、４は記憶制御装置、７はアクセ
ス元装置、５は順序管理部、９，１０は情報バス、Ｂ８
ないしＢ３ｌはアドレス情報、ＡＬｌはアツプ・ダウン
指示情報、ＬＯ，Ｌｌはバイト長指示情報、１２はＭＰ
バイト・クロス検出手段、１３はＮｍＰバイト境界検出
手段、２０は第１のレジスタ、２１は第２のレジスタ、
２２は整列回路を表わす。
Claims (1)
- 【特許請求の範囲】 １ １つまたは複数のアクセス元装置、アクセスの中介
を行なう記憶制御装置、および１回のアクセス要求にも
とずいてｎｍＰバイト分のデータが読出される主記憶装
置にそなえ、該主記憶装置と上記記憶制御装置との間に
ｍＰバイト単位の情報バスをもつと共に上記記憶制御装
置と上記アクセス元装置との間にＰバイト単位の情報バ
スをもつデータ処理システムにおいて、上記アクセス元
装置が発するアドレス情報中の予め定めたビット情報と
アップ・ダウン指示情報とバイト長指示情報とにもとず
いて、上記アクセス元装置に転送すべきデータが上記ｍ
Ｐバイト単位の複数個にまたがることを検出するｍＰバ
イト・クロス検出手段と上記ｎｍＰバイトの境界にまた
がつていることを検出するｎｍＰバイト境界検出手段と
をもうけると共に、上記主記憶装置から転送されてくる
ｍＰバイト単位のデータがセットされる第１のレジスタ
、該第１のレジスタの内容を一時退避する第２のレジス
タ、および入力されたデータを整列し直す整列回路をも
うけ、上記ｍＰバイト・クロス検出手段の検出出力にも
とずいて上記第１のレジスタの内容を上記第２のレジス
タに退避せしめ、後刻上記第１のレジスタにセットされ
た内容と上記第２のレジスタの内容とを上記整列回路に
導びくようにし、更に、上記ｎｍＰバイト境界検出手段
の検出出力にもとずいて、上記記憶制御装置が上記アッ
プ・ダウン指示情報をみて自律的に上記主記憶装置に対
してアクセス要求を発するようにすると共に上記アクヤ
ス元装置に転送すべきデータを上記整列回路によつてＰ
バイト単位に整列した上で当該アクセス元装置に転送す
るようにしたことを特徴とするデータ整列制御方式。 ２ 上記主記憶装置は上記ｎｍＰバイト分のデータをｍ
Ｐバイト単位でアドレス情報順位に無関係に転送するよ
う構成されると共に、上記記憶制御装置は転送されてく
るｍＰバイト単位のデータについての対応するアドレス
情報をチェックするアドレス順位チェック機能をそなえ
、該順位チェック機能からの順位反転出力にもとずいて
上記整列回路に導びくデータ入力ルートを制御するよう
にしたことを特徴とする特許請求の範囲第１項記載のデ
ータ整列制御方式。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP51042021A JPS594742B2 (ja) | 1976-04-14 | 1976-04-14 | デ−タ整列制御方式 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP51042021A JPS594742B2 (ja) | 1976-04-14 | 1976-04-14 | デ−タ整列制御方式 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPS52125240A JPS52125240A (en) | 1977-10-20 |
| JPS594742B2 true JPS594742B2 (ja) | 1984-01-31 |
Family
ID=12624505
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP51042021A Expired JPS594742B2 (ja) | 1976-04-14 | 1976-04-14 | デ−タ整列制御方式 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS594742B2 (ja) |
Families Citing this family (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| AU569258B2 (en) * | 1982-10-13 | 1988-01-28 | Honeywell Information Systems Incorp. | Distributor for pipeline unit |
| JPS6043742A (ja) * | 1983-08-19 | 1985-03-08 | Toshiba Corp | 可変長デ−タ読出し回路 |
-
1976
- 1976-04-14 JP JP51042021A patent/JPS594742B2/ja not_active Expired
Also Published As
| Publication number | Publication date |
|---|---|
| JPS52125240A (en) | 1977-10-20 |
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