JPS5949248U - デジタル制御装置 - Google Patents

デジタル制御装置

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JPS5949248U
JPS5949248U JP14538082U JP14538082U JPS5949248U JP S5949248 U JPS5949248 U JP S5949248U JP 14538082 U JP14538082 U JP 14538082U JP 14538082 U JP14538082 U JP 14538082U JP S5949248 U JPS5949248 U JP S5949248U
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JP
Japan
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memory
control device
digital control
stores
calculation
Prior art date
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JP14538082U
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勝木　格
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Shimadzu Corp
Original Assignee
Shimadzu Corp
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Publication date
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Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【図面の簡単な説明】
第１図及び第２図は演算処理の変更例を示すブロック図
、第３図は第１図の演算処理を実行するための演算種類
入力指定のパラメータを記憶するメモリの記憶状態を示
す図、第４図は第２図の演算処理を実行するための演算
種類、入力指定のパラメータを記憶する、従来のデジタ
ル制御装置のメモリの記憶状態を示す図、第５図はこの
考案の一実施例を示すデジタル制御装置のブロック図、
第６図は第５図の実施例装置の演算種類、入力指定の７
＋ラメータを記憶するメモリの記憶例を示す図、第７図
ａ、　　ｂは同実施例装置の演算実行順序を記憶するメ
モリの記憶例を示す図、第８図は同実施例装置の動作を
説明するためのフロー図である。 １：ｃｐＬＪ、　２：制御メモリ、３：演算種類・入力
指定記憶メモリ、４：演算実行順序記憶メモリ、５：フ
ログラム設定器、６．　７．　８：インタフェース。 Ｍ５図 第７図 （（１）　　　　　　　　　Ｃｂ） Ｍ８図

Claims (1)

    【実用新案登録請求の範囲】
  1. ＣＰＵと、このＣＰＵの基本動作を規定するプログラム
    を記憶する第１メモリと、各演算ブロック毎の演算の種
    類及び入力指定のパラメータを記憶する第２メモリと、
    前記演算ブロックの演算順序を指定するパラメータを記
    憶する第３メモリとを備えることを特徴とするデジタル
    制御装置。
JP14538082U 1982-09-24 1982-09-24 デジタル制御装置 Pending JPS5949248U (ja)

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JP14538082U JPS5949248U (ja) 1982-09-24 1982-09-24 デジタル制御装置

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JP14538082U JPS5949248U (ja) 1982-09-24 1982-09-24 デジタル制御装置

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JPS5949248U true JPS5949248U (ja) 1984-04-02

Family

ID=30323917

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JP14538082U Pending JPS5949248U (ja) 1982-09-24 1982-09-24 デジタル制御装置

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