JPS5949595A - 楽音発生装置 - Google Patents

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】 この発明は電子楽器のディジタルフィルタ装置に関し、
特に、構成の異なる複数のディジタルフィルタを具えた
ものに関する。

ディジタル楽音信号に対して同定フォルマント特性の音
色を付与するための手段としてディジタルフィルタを用
いることが最近では試みられている。ディジタルフィル
タにはいくつかの基本型式があり、これらの基本型式に
もとづき様々な構成のディジタルフィルタを構成するこ
とが可能で娶る。例えば、基本型式が同じであっても演
算段の数を異ならせることにより異なる構成のディジタ
ルフィルタを構成することができる。′！た、基本型式
が異なればそれによって実現されるディジタルフィルタ
の構成が異なるのは勿論である。電子楽器の音色回路と
してディジタルフィルタを使用する場合、音色制御の目
的に応じて適切な構成のディジタルフィルタを採用する
ことが好ましい。

しかし、固定された構成から成るディジタルフィルタの
構成を選択的に変更するのは不可能であるため、成る構
成のフィルタを音色回路に一旦設置すると容易には変更
できなくなるという不都合があった。また、様々な電子
楽器の機種に応じて様々な構成のディジタルフィルタが
要求されるが、そのため多数の異なる構成のディジタル
フィルタを予並め個別に作成しておくようにすると、製
造コストの面で不経済となる。

この発明は上述の点に鑑みてなされたもので、１つのデ
ィジタルフィルタ装置によって様々な構成のディジタル
フィルタを選択的に実現し得るようにすることを目的と
する。また、共通のハード構成のディジタルフィルタ回
路装置を複数組合せて用い、かつ各回路装置内のフィル
タ構成を選択的に切換えることにより、全体として多様
なフィルタ構成を選択的に実現し得るようにすると共に
、ハード構成の共通化によって製造コストを低減し得る
ようにすることを目的とする。上述の目的は、構成の異
なる複数のディジタルフィルタと、これらのディジタル
フィルタ同士の接続組合せを選択信号に応じて選択的に
切換える接続切換手段とを具えたディジタルフィルタ装
置によって達成される。このディジタルフィルタ装置全
体のフィルタ構成は、構成の異なる各ディジタルフィル
タを接続切換手段による接続組合せに従って組合せたも
のとカリ、多様な組合せが期待できるようになる。

接続切換手段による接続組合せは、制御目的に応じて任
意の組合せで固定もしくは半固定とすることもでき、ま
た、スイッチ操作により随時切換えることができるよう
にすることもできる。複数のディジタルフィルタとして
、基本型式の異なるディジタルフィルタを用いるように
すると効果的である。例えば、振幅周波数特性における
極を王に制御し得る極フィルタと、振幅周波数特性にお
ける零点を主に制御し得るゼロフィルタとが含まれるよ
うにする。また、基本型式が同じフィルタであっでもそ
の演算段数を異ならせることによって構成を変え、それ
らを複数含むようにしてもよい。

接続組合せの一例としては、極フィルタを前段に、ゼロ
フィルタを後段にする組合せ、その逆にゼロフィルタ、
極フィルタの順の組合せ、ゼロフィルタ単独の組合せ、
極フイルタ単独の組合せ、段数の異なる２以上の極フィ
ルタ（あるいはゼロフィルタ）を縦続接続する組合せ、
極フィルタとゼロフィルタを並列接続する組合せ、極フ
ィルタ（あるいはゼロフィルタ）同士を並列接続する組
合せ、など種々考えられる。極フィルタとゼロフィルタ
に限らず、その他の構成の無限インパルス応答フィルタ
（ＩＩＲフィルタ）あるいは有限インパルス応答フィル
タ（Ｆｌ、Ｒフィルタ）を用いるととも可能である。

また、この発明によれば、構成の異なる複数のディジタ
ルフィルタと、これらのディジタルフィルタ同士の接続
組合せを選択信号に応じて選択的に切換える接続切換手
段とを含むユニット化されたフィルタ回路装置を複数ユ
ニット相互に接続し、各ユニット毎の前記接続切換手段
によって各ユニット内のディジタルフィルタ同士の接続
組合せを任意に設定し、その結果、全体として多様なフ
ィルタ構成を選択的に実現可能なディジタルフィルタ装
置が提案される。例えば、ユニット化された１つのフィ
ルタ回路装置が極フィルタとゼロフィルタとを含み、そ
の接続組合せが切換可能である。

そして、第１のフィルタ回路装置ではゼロフィルタを前
段に極フィルタを後段に接続する組合せを選択し、この
第１の装置に縦続的に接続された第２のフィルタ回路装
置では極フィルタを前段にゼロフィルタを後段に接続す
る組合せを選択する。

そうすると、事実上、ゼロフィルタ→極フィルタ→極フ
ィルタ→ゼロフィルタの順で縦続接続したフィルタ構成
を実現することができる。別の例として、上述の第１の
フィルタ回路装置と第２のフィルタ回路装置との間に、
極フイルタ単独とする接続組合せが選択された第３のフ
ィルタ回路装置を挿入する。そうすると、ゼロフィルタ
→極フィルタ→極フィルタ→極フィルタ→ゼロフィルタ
の順で縦続接続したフィルタ構成を実現することができ
る。

以下添付図面を参照してこの発明の実施例を詳細に説明
しよう。

第１図において、鍵盤部９は、複数の鍵盤（例えば上鍵
盤、下鍵盤、ペダル鍵盤）と、これら鍵盤の各鍵に対応
するキースイッチを含むキースイッチ回路とを含んでい
る。キーアサイナ１０は、鍵盤部９の各キースイッチの
オン・オフを検出するための回路と、オンされたキース
イッチに対応する鍵すなわち押圧鍵を複数の楽音発生チ
ャンネルのいずれかに割当てるための回路とを含んでい
る。各楽音発生チャンネルに割当てられた鍵を示す情報
（キーコードＫＣ）とその鍵の抑圧が持続しているかま
たは離鍵されたかを示す情報（キーオン信号ＫＯＮｌと
がキーアサイナ１０から楽音信号発生部１１に与えられ
る。楽音信号発生部１１は、鍵盤部９で押圧された鍵に
対応する楽音信号を前記キーアサイナ１０の出力に応じ
て発生するものであり、発生した楽音信号を鍵盤糧頷及
び音色等に応じた複数系列に区分して並列的に出力する
。詳しくは、楽音信号発生部１１は、１乃至複数の鍵に
対応する楽音信号を同時に発生し得るようにするために
、同時最大発音可能数に相当する数の音源用楽音発生チ
ャンネルを各鍵盤に対応して具備しており、更に６、こ
れらの音源用楽音発生チャンネルを多系列にわたって重
複して具備しており、各系列の楽音信号を並列的にディ
ジタル形式で出力する。

音色選択装置１２は各鍵盤毎の音色及び各種効果等を選
択するための多数のスイッチを含んでいる。音色選択装
置１２の出力のうち所定の出力ＴＰ１が楽音信号発生部
１１に与えられており、該発生部１１における楽音信号
発生動作（発生すべき楽音信号に対する音色付与、音色
に応じた振幅エンベロープの設定、音源波形の選択、等
）を制御する。楽音信号発生部１１で発生される楽音信
号の中には、音色選択装置１２による音色選択に応じて
該発生部１１内で所定の音色付与が完了す・・るものも
あるが、音色付与が完了していないものもあり、それら
は後段のディジタルフィルタ部１４で音色制御が施され
る。例えば、音高にかかわりなく常に同じスペクトル分
布をもつ音色（いわば移動フォルマント型の音色）は楽
音信号発生部１１で付与し、固定フォルマント型の音色
はディジタルフィルタ部１４で伺与する。同、移動フォ
ルマント型の音色にあっても、例えばプラス系の低域特
性やヌトリング系の複雑力特性など、固定フォルマント
型のフィルタ制御を更に施すことによってスペクトル補
正を行なうのが好ましいものがあり、これらの音色に関
してもディジタルフィルタ部１４が利用される。

楽音信号発生部１１から出力された各系列毎のディジタ
ル楽音信号は、楽音信号振分は及び累算及びシリアル変
換制御回路１６に与えられる。この制御回路１６には音
色選択装置１２の出力のうち所定の出力ＴＰ２が与えら
れている。制御回路１６は、音色選択装置１２から与え
られる音色パラメータＴＰ２に応じて、各系列のうち楽
音信号を累算することが可能なものとディジタルフィル
タ部１４を通すべきものとを振分け、累算可能なものは
それらの楽音信号を累算（ミックス）してライン１５に
出力し、ディジタルフィルタ部１４を通すべきものはそ
れら各系列毎の並列ディジタル楽音信号を夫々時間的に
シリアル化し更にそのシリアルディジタル楽音信号を所
定の系列間で時分割多重化して共通の信号ラインに出力
する。尚、時分割多重化する所定の系列とは、鍵盤種類
あるいは音色が互いに異なる系列である。後で詳しく説
明するように、この実施例では、実現しようとする１つ
の音色に関して複数の音源もしくは楽音発生系列（以下
、サブ系列という）を準備しているがこのサブ系列間で
は時分割多重化を行なわないよう・になっている。従っ
て、制御回路１６からは、所定の系列間で時分割多重化
されたシリアルディジクル楽音信号が各サブ系列毎（並
列的に出力され、ライン１６を介してディジタルフィル
タ部１４に与えられる。

複数ビットのディジタル楽音信号を時間的に７リアル化
した上でディジタルフィルタ部１４に与えることは、該
フィルタ部１４内部の演算回路をシリアル演算回路とす
ることができ、該フィルタ部１４の構成縮小に寄与する
。また、複数系列のディジタル楽音信号を時分割多重化
して共通ラインにまとめることは、各系列毎にディジタ
ルフィルタを設けねばならない無駄を省き、ディジタル
フィルタ部１４の構成縮小に寄与する。しかし、必ずし
もンリアル化及び時分割多重化を行なわねばならないわ
けではなく、複数ビットのディジタル楽音信号を並列的
にディジタルフィルタ部１４に入力するようにしてもよ
い。

下記表に、各系列の一例及び制御回路１３におけるそれ
らの振分は態様の一例を示す。「単／複」の欄にはそれ
らの系列が単音発生系であるか複音発生系列であるかが
示されている。勿論、複音系列の場合は複数音のディジ
タ上楽音信号を加算混合した信号が１系列分の楽音信号
として楽音信号発生部１１から出力される。「振分け」
の欄に示された記号ｃｈ１．ｃｈ２．ｃｈ３．ｃｈ４は
フィルタチャンネルの表示であり、各系列の楽音信号を
ディジタルフィルタ部１４で時分割処理する説明を行な
う際の各系列の識別記号として用いる。同、ここでいう
フィルタチャンネルｃｈｊ〜ｃｈ４　　とは、キーアサ
イナ１ｏによって各押圧鍵を割当てるための楽音発生チ
ャンネルとは全く別のものであり、異なるフィルタ処理
を行なう系列を示す。

第　　１　　表 第１表の系列の欄に示された各系列においては、夫々複
数種類の音色のうち１乃至複数を選択することが可能で
ある。前述のサブ系列は、ディジタルフィルタ部１４に
導かれる４つの系列において夫々設けられている。すな
わち、例えば「上鍵盤スペシャル系」においては、所定
の複数種類の音色のうち１乃至複数を選択することが可
能であり、選択された音色に対応する楽音信号（音源信
号）が複数のサブ系列で夫々発生されるようになってい
る。

ライン１５の楽音信号は混合回路１７に与えられ、ライ
ン１６のシリアル楽音信号はディジタルフィルタ部１４
を経由して混合回路１７に与えられる。混合回路１７は
ディジタルフィルタ部１４でフィルタ制御された楽音信
号とフィルタ制御されなかったライン１５の楽音信号と
をミキシング（ディジタル加算）するためのもので、フ
ィルタ制御された楽音信号はシリアル化されているため
、これらのシリアル楽音信号を各系列毎にパラレル化し
た後上記ミキシングを行なうようになっている。混合回
路１７から出力されたディジタル楽音信号はディジタル
／アナログ変換器１８でアナログ信号に変換され、サウ
ンドシステム１９に与えられる。

ディジタルフィルタ部１４は、フィルタ特性における山
部分の特性を有効に制御できる極フイルタと、フィルタ
特性における台部分の特性を有効に制御できるゼロフィ
ルタとを含んでおり、両フィルタの接続組合せを切換え
ることができるように構成され、複雑なフィルタ特性を
実現し得るようになっている。音色選択装置１２の出力
のうち所定の出力ＴＰ３がディジタルフィルタ部１４に
与えられており、音色選択に応じて各フィルタチャンネ
ルｃｈ１〜ｃｈ４毎のフィルタ特性（例えばフィルタ係
数）が夫々設定されるようになっている。また、ディジ
タルフィルタ部１４においては、入力された各サブ系列
の楽音信号のうちフィルタを通すべきものと通さないも
のとを音色パラメータＴＰ３に応じて振分けるようにな
っている。

フィルタ特性の設定のために、フィルタ部１４の内部に
はフィルタ係数内部ＲＯＭ（ＲＯＭはリードオンリーメ
モリのこと、以下同じ）が含まれており、この内部ＲＯ
Ｍから所定のフィルタ係数が音色選択情報（音色パラメ
ータＴＰ３）に応じて読み出されてフィルタ部１４で利
用されるようになっている。このフィルタ係数内部ＲＯ
Ｍとは別にフィルタ係数外部記憶装置２０が設けられて
いる。この外部記憶装置２０は半導体記憶装置であって
もよいし、また、磁気カード等着脱自在の記憶媒体を含
んでいてもよい。外部記憶装置２０から読み出されたフ
ィルタ係数ＫＯはディジタルフィルタ部１４に供給され
る。ディジタルフィルタ部１４に関連してフィルタ係数
切換スイッチ２１が設けられている。このスイッチ２１
はディジタルフィルタ部１４において内部ＲＯＭまたは
外部記憶装置２０のどちらを利用すべきかを選択するだ
めのもので、フィルタ部１４ではスイッチ２１の出力信
号ＫＳに応じて選択されたどちらか一方のフィルタ係数
に従ってフィルタ制御を実行する。

外部記憶装置２０に記憶するフィルタ係数の一例として
は、時間的に変化するフィルタ係数などがある。フィル
タ係数を時間的に変化させるためには大きな記憶容量が
要求されるが、それには外部記憶装置が適しているから
である。この外部記憶装置２０にはキーアサイナ１０か
らのキーオン信号ＫＯＮと音色選択装置１２からの音色
パラメータＴＰ４とが供給されるようになっており、キ
ーオン信号ＫＯＨに応じて鍵押圧中及び離鍵後の時間経
過に伴なうフィルタ係数の変化を制御し、かつこのフィ
ルタ係数の変化特性を音色パラメータＴＰ４に応じて制
御する。

同、制御回路１６は、ライン１６に対する楽音信号のシ
リアル送出の基準タイミングに対応して同期パルス５Ｙ
ＮＣを出力するようになっている。

この同期パルス５ＹＮＣは、ディジタルフィルタ部１４
及び外部記憶装置２０に与えられ、ライン１６のシリア
ル楽音信号に同期してフィルタ係数をシリアル化する（
シリアルに読み出す）ため、及び、フィルタ部１４にお
けるシリアル演算タイミングの同期制御のため、に利用
される。

多系列音源すなわちサブ系列を具えた楽音信号発生部１
１の一例、及びこれに接続された楽音信号振分は及び累
算及びシリアル変換制御回路１３の一例を第２図に示す
。楽音信号発生部１１は、鍵盤種類あるいは発生すべき
音の性質を異にする複数系列のトーンジェネレータ２２
乃至２６を含んでおり、そのうちディジタルフィルタ部
１４を利用する可能性のある系列（トーンジェネレータ
２６乃至２６）は夫々３つのサブ系列（これを＋１゜１
、＋３で区別する）に対応する３つのトーンジェネレー
タを夫々含んでいる。ペダル鍵盤系トーンジェネレータ
２２、上鍵盤ソロ系トーンジェネレータ２６、上鍵盤カ
スタム系トーンジェネレータ２５は単音型トーンジェネ
レータであり、上鍵盤複音系トーンジェネレータ２４及
び下鍵盤複音系トーンジェネレータ２６は複音型トーン
ジェネレータである。キーアサイナ１０（第１図）から
出力された鍵情報（キーコードＫＣ，キーオン信号ＫＯ
Ｎ等）が各トーンジェネレータ２２〜２６に入力される
。この鍵情報は鍵盤情報を含んでおり、その鍵盤情報に
対応するトーンジェネレータ２２〜２６でその鍵情報（
ＫＣ，ＫＯＮ等）が利用される。複音系のトーンジェネ
レータ２４．２６では、各楽音発生チャンネルに割当て
られた複数の鍵情報（ＫＣ，ＫＯＮ）に対応する複数の
楽音信号を発生することが可能である。上鍵盤の単音型
トーンジェネレータ２３．２５では、上鍵盤の鍵情報（
ＫＣ，ＫＯＮ）が同時に複数与えられたとき、そのうち
１つ（最高音または最低音）を選択してその楽音信号を
発生する。

各トーンジェネレータ２２乃至２６では、発生すべき楽
音信号に対して複数種類の音色のうちｌ乃至複数を選択
的に伺与することが可能である。

そのために、選択された音色に対応する様々な音色パラ
メータＴＰ１が音色選択装置１２（第１図）から各トー
ンジェネレータ２２乃至２６に夫々与えられるようにな
っており、この音色パラメータＴＰ１に応じた周波数成
分または音源波形、及び振幅エンベロープ、及びフィー
ト数、及び音量、及びその他様々々楽音要素、を有する
楽音信号が押圧鍵に対応する音高で発生される。しかし
、固定フォルマントによる音色要素はこ、こては付与さ
レス、後段のディジタルフィルタ部１４にお、いて付与
される。

ディジタルフィルタ部１４を利用することが可能な系列
（トーンジェネレータ２３〜２６）において夫々設けら
れているサブ系列（＋１〜＃６）は、各系列２３〜２６
）で発生しようとする楽音に関する多系列音源となって
いる。例えば、上鍵盤ソロ系トーンジェネレータ２３で
発生しようとする１つの楽音信号は、そこにおける３つ
のサブ系列＃　１１１２　、＋３に対応するトーンジェ
ネレータで夫々発生された楽音信号を最終的に加算する
ことによって得られる。従って、各サブ系列＃１゜＃２
．１３で発生する楽音信号は部分音信号であるというこ
とも可能である。しかし、音色の種類によってはサブ系
列のトーンジェネレータすべてを利用しないものがあっ
てもよく、例えば１つのサブ系列＃１のトーンジェネレ
ータだけを利用して楽音信号を発生するようにしてもよ
い。このような多系列音源すなわち複数のサブ系列＃１
〜＃６は、１つの楽音信号を構成する部分音信号の一部
を選択的にディジタルフィルタ部１４で制御し得るよう
にする場合に有利でちる。この点については後で更に詳
述する。

各１・−ンジェネｊ／−夕２２〜２６は楽音信号をディ
ジタル形式で発生するものであり、その楽音、発生方式
としては周波数変調演算方式、高調波合成方式、波形メ
モリ読出し方式等その他任意の方式を使用することがで
きる。

複音系トーンジェネレータ２４．２６からは複数押圧鍵
に対応するディジタル楽音信号が夫々高力される。各ト
ーンジェネレータ２４．２６（Ｄ各すブ系列（＃１〜＃
３）に対応して夫々設けられたアキュムレータ２７．２
８では、複数押圧鍵に対応する楽音信号を各サブ系列毎
に夫々累算する。

楽音信号振分は及び累算及びシリアル変換制御回路１３
において、ゲート２９．３０．３１．　３２は楽音信号
発生部１１から与えられた各系列の楽音信号を振分ける
ためのものであり、音色選択装置１２から与えられる音
色パラメータＴＰ２に応じて制御される。ゲート２９は
、上鍵盤複音系トーンジェネレータ２４の第１のサブ系
列＃１′のトーンジェネレータに対応するアキュムレー
タ２７の出力楽音信号を選択してアキュムレータ３６に
与えるためのものである。前記第１表を参照すると、こ
のゲート２９の出力が上鍵盤系フルート系（ＵＦＬ）の
楽音信号に相当する。つまり、音色選択装置１２で上鍵
盤フルート系（ＵＦＬ）の何らかの音色が選択された場
合は、上鍵盤複音系トーンジェネレータ２４のうち第１
のサブ系列＃１に対応するトーンジェネレータでその上
鍵盤フルート系音色の楽音信号を発生し、ゲート２９で
アキュムレータ３６の側（ディジタルフィルタ部１４に
通さないグループ）に振分ける。

ゲート６０は、下鍵盤複音系トーンジェネレータ２６の
うち第１のサブ系列＃１に対応するトーンジェネレータ
の出力を累算したアキュムレータ２８のＷ力楽音信号を
選択してアキュムレータ６６に与えるためのものでちる
。前記第１表を参照すると、このゲート３０の出力が下
鍵盤オーケストラ系（ＬＯＲ）の楽音信号に相当する。

つまり、音色選択装置１２で下鍵盤オーケストラ系（Ｌ
ｏＲ）の何らかの音色が選択された場合は、下鍵盤−； 複音系トーンジェネレータ２６のうち第１のサブ系列＃
１に対応するトーンジェネレータでその下鍵盤オーケス
トラ系音色の楽音信号を発生し、ゲート３０でアキュム
レータ３３の側に振分ける。

ゲート６１は上鍵盤スペ７ヤル系（ＵＳＰ）の楽音信号
をディジタルフィルタ部１４の側に振分けるためのもの
、ゲート６２は下鍵盤スペシャル系（ＬＳＰ）の楽音信
号をディジタルフィルタ部１４の側に振分けるためのも
のである。音色選択装置１２で上鍵盤スペシャル系（Ｕ
ＳＰ）の何らかの音色が選択された場合は、上鍵盤複音
系トーンジェネレータ２４の各サブ系列＃１〜＃３で該
音色に対応する楽音信号を夫々発生し、アキュムレータ
２７を経由して与えられるそれら各サブ系列＃１〜＃６
の楽音信号をゲート６１を介してマルチプレクサ３４の
側（ディジタルフィルタ部１４の側）に振分ける。下鍵
盤スペシャル系（ＬＳＰ）の音色が選択された場合も同
様に、下鍵盤複音系トーンジェネレータ２６の各サブ系
列＃１〜＃３で該音色に対応する楽音信号を夫々発生し
、ゲート６２を介してそれらをマルチプレクサ６４の側
に振分ける。

同、上鍵盤複音系トーンジェネレータ２４の第１のサブ
系列＃１を上鍵盤フルート系（ＵＦＬ）め のた与に使用しているときに該トーンジェネレータ２４
の他のサブ系列＄２．＃３を上鍵盤スペシャル系（ＵＳ
Ｐ）のために使用することも可能であり、その場合はゲ
ート３１ではサブ系列＃２゜＃６に対応する楽音信号を
選択してマルチプレクサ６４に与える。下鍵盤複音系ト
ーンジェネレータ２６の第１のサブ系列＃１を下鍵盤オ
ーケストラ系（ＬＯＲ）のために使用しているときも同
様に他のサブ系列＃２．＃３を下鍵盤スペシャル系（Ｌ
ＳＰ）のために使用することが可能である。

また、トーンジェネレータ２４と２６ｉｄスペシヤル系
（ＵＳＰ、ＬＳＰ）の専用とし、上鍵盤フルート系（Ｕ
ＦＬ）及び下鍵盤オーケストラ系（ＬＯＲ）の専用トー
ンジェネレータを更に設けてもよい。

アキュムレータ３６は、ゲート２９．３０から与えられ
た上鍵盤フルート系（ＵＦＬ）及び下鍵盤オーケストラ
系（ＬＯＲ）の楽音信号と、トーンジェネレータ２２で
発生されたペダル鍵盤系（ＰＫＢ）の楽音信号とを累算
するものであり、その出力信号がライン１５を介して混
合回路１７（第１図）に与えられる。

トーンジェネレータ２６で発生された上鍵盤ソロ系（Ｕ
ＳＬ）の楽音信号、トーンジェネレータ２４からゲート
６１を介して与えられる上鍵盤スペシャル系（ＵＳＰ）
の楽音信号、トーンジェネレータ２５で発生された上鍵
盤カスタム系（ＵＯ３）の楽音信号、及びトーンジェネ
レータ２６からゲート３２ｅ介して与えられる下鍵盤ス
ペシャル系（ＬＳＰ）の楽音信号は、マルチプレクサ６
４及びパラレル−シリアル変換器６５及びライン１６を
介してディジタルフィルタ部１４（第１図）に与、ｔら
れる。マルチプレクサ６４は、各系列（ＵＳＬ、ＵＳＰ
、ＵＯ３，ＬＳＰ）の楽音信号をフィルタチャンネルｃ
ｈ１〜ｃｈ４　に対応して時分割多重化するためのもの
で、そのための制御信号がタイミング信号発生器６６か
ら与えられる。各系列（ＵＳＬ、ＵＳＰ、ＵＯ３，ＬＳ
ＰＩの楽音信号は各サブ系列１．ｌ、　＃６毎に個別に
時分割多重化される。各ザブ系列＃１〜＃３に対応して
マルチプレクサ６４から出力された並列的なディジタル
楽音信号は、各サブ系列に対応して設けられたパラレル
−シリアル変換器６５に夫々入力される。この変換器６
５は、各サブ系列＃１〜＃３のディジタル楽音信号を時
間的にシリアルな楽音信号Ｓ□、Ｓ２．Ｓ３に夫々変換
するためのもので、そのための制御信号がタイミング信
号発生器６６から与えられる。また、タイミング信号発
生器３６は前述の同期パルス５ＹＮＣを出力する。

第３図はディジタルフィルタ部１４の一例を大まかなブ
ロック図によって示したものである。第２図のパラレル
−シリアル変換器６５から出力された各サブ系列＃１〜
＃６に対応するシリアルなディジタル楽音信号Ｓ□、Ｓ
２．Ｓ３は、フィルタ入力制御回路６７に入力される。

フィルタ入力制御回路３７は、各楽音信号Ｓ、、Ｓ２．
Ｓ３のうちディジタルフィルタ主回路３８に入力すべき
ものとそうでないものとを音色パラメータＴＰ３に応じ
て振分けるためのものである。ディジタルフィルタ主回
路３８に入力すべき楽音信号（Ｓ□、Ｓ２゜Ｓ３のうち
１または複数）は同じフィルタチャンネル同士で加算混
合されて、入力制御回路ろ７からフィルタ主回路６８に
入力される。ディジタルフィルタ主回路６８を通さない
残りの楽音信号は経 出力節ｊ御回路６９を＃由してディジタルフィルタ部１
４から出力される。出力制御回路３９は、ディジタルフ
ィルタ主回路６８を経由した楽音信号と経由していない
楽音信号とを音色パラメータＴＰ６に応じて各サブ系列
に対応する出力ラインＳ□０．Ｓ２０．Ｓ３０　に分配
するものである。

タイミング信号発生回路４０は、ディジタルフィルタ主
回路３８におけるフィルタ演算動作を制御するための各
種タイミング信号を同期パルス５ＹＮＣにもとづき発生
し、これらの信号をディジタルフィルタ主回路６８に供
給する。フィルタ係数供給回路４１はディジタルフィル
タ主回路６８に対してフィルタ係数Ｋを供給するための
ものであり、前述のフィルタ係数内部ＲＯＭを含んでお
り、音色パラメータＴＰ３に応じて該ＲＯＭから所定の
フィルタ係数を読み出して供給する。また、フィルタ係
数供給回路４１にはフィルタ係数外部記憶装置２０から
与えられるフィルタ係数ＫＯの信号とフィルタ係数切換
スイッチ２１の出力信号ＫＳとが入力されるようになっ
ており、このヌイッテ出力信号ＫＳに応じて内部ＲＯＭ
で読出したフィルタ係数または外部記憶装置２０から与
えられたフィルタ係数ＫＯの一方をディジタルフィルタ
主回路６８に供給する。また、フィルタ係数供給回路４
１には同期パルス５ＹＮＣとタイミング信号発生回路４
０６の出力信号が与えられており、フィルタ演算タイミ
ングに同期してフィルタ係数を供給するようになってい
る。

多系列音源（サブ系列＃１〜＃６）の使い方についてい
くつかの例を挙げて次に説明する。

その１つは、各サブ系列＃１〜＃３で発生する楽音信号
の間で僅かなピッチずれを生じさせ、それら各サブ系列
の楽音信号８１〜Ｓ３をすべてディジタルフィルタ主回
路３８に通す方法である。

この使用方法に適しているのは、ストリンゲス及びコー
ラス（複数の人声音）等の音色である。何故ならば、ス
）　Ｉ）ングヌ音色の場合、複数のサブ系列＃１〜＃６
で互いにピッチが僅かにずれた楽音信号を発生すること
により複数の弦楽器を同時に演奏している効果を実現す
ることができ、シかも、どの音も固定フォルマントを含
んでいるため全サブ系列の楽音信号ｓｉ、−ｓ３をディ
ジタルフィルタ主回路６８に通して各々に固定フォルマ
ントによる音色成分を付与するのが望ましいからである
。−！、ｆ？Ｌ１　コーラス音色の場合、複数のサブ系
列＃１〜＃６で互いに僅かにピッチがずれた人声音信号
を発生することにより複数の人声音をより自然に模倣す
ることができ、しかもどの人声音も固定フォルマントを
含んでいるため全サブ系列の楽音信号をディジタルフィ
ルタ主回路６８に通すのが好ましい。この場合の制御の
形態としては、例えば上鍵盤カスタム系（ＵＣ８）でス
トリンゲス音色が選択されたとすると、第２図のトーン
ジェネレータ２５における各サブ系列＃１〜＃６に対応
する３つのトーンジェネレータでは選択されたストリン
ゲス音色に対応する楽音信号を押圧鍵に対応するピッチ
でかつ互いに僅かにずれたピッチで夫々発生し、第３図
の入力制御回路６７では上鍵盤カスタム系の楽音信号８
１〜Ｓ３が入力されてきたときすべてのサブ系列＃１〜
＃６の楽音信号８１〜Ｓ３をストリンゲス音色を示す音
色パラメータＴＰ３に応じてディジタルフィルタ主回路
６８に向けて振分ける。この方法では、各サブ系列＃１
〜＃３で夫々独立した楽音信号を形成しており、しかも
それら楽音信号すべてが固定フォルマントを含むもので
ある。

第２の使用方法は、各サブ系列＃１〜＃６で発生する楽
音信号のピッチは同一にするが振幅エンベロープを夫々
異らせ、そのうち特定のサブ系列の楽音信号（Ｓ１〜Ｓ
３のうち１乃至複数）のみをディジタルフィルタ主回路
６８に通す方法である。この方法に適しているのは、ピ
アノ、ビブラフォン及びエレクトリックベースなどの音
色である。ピアノ音色を例にして各サブ系列＃１〜＃６
で付与する振幅エンベロープの一例を示すと第４図（ａ
）のようであり、第１のサブ系列＃１で付与する振幅エ
ンベロープは響板による振幅エンベロープを模倣するた
めのものであり、第２、第３のサブ系列Ｆ２．＄３で付
与する振幅エンベロープ（＃１よりもサスティンが長い
）は弦による振幅エンベロープを模倣するためのもので
ある。この場合、響板による音色成分は固定フォルマン
トであり、弦による音色成分は移動フォルマント、（基
本周波数が変化してもスペクトル分布は変化しないもの
）であるため、第３図の入力制御回路３７では、第１の
サブ系列＃１に対応する楽音信号Ｓ□をディジタルフィ
ルタ主回路３８に通し、他の楽音信号Ｓ２．’８３はデ
ィジタルフィルタ主回路６８に通さガいように制御する
。この方法では、各サブ系列＃１〜＃３で１楽音を形成
するための部分音信号を夫々形成しており、その中の一
部の部分音が固定フォルマントを含むものでちる。

第３の使用方法は、各サブ系列＃１〜＃６で発生する楽
音信号の基本周波数は同じであるが、高調波成分の帯域
を異らせ、すべてのサブ系列の楽音信号８０〜Ｓ３をデ
ィジタルフィルタ主回路６８に入力する方法である。こ
の方法は、第４図（ｂ）のように複数の固定フォルマン
トを有する音色（例えば人声音）を合成する場合に適し
ている。す力わち、複数の固定フォルマントのうち第１
のフォルマント（山）を第１のサブ系列＃１で発生した
楽音信号Ｓ□によって強調し、第２のフォルマント（山
）は第２のサブ系列＃２の楽音信号Ｓ２によって強調し
、第３のフォルマン）−ｆ山）は第３のサブ系列＃６の
楽音信号Ｓ３によって強調するのである。この場合、サ
ブ系列＃１では第１のフォルマントの帯域に対応する高
調波成分を集中的に含む楽音信号Ｓ１を発生し、＃２で
は第２のフォルマントの帯域に対応する高調波成分を集
中的に含む楽音信号Ｓ２を発生し、＃３では詔３のフオ
ルマントの帯域に対応する高調波成分を集中的に含む楽
音信号Ｓ３を発生する。広帯域にわたって均等に高調波
成分を含む楽音信号を１度に作るのは困難であるため、
各サブ系列＃１〜＃６で帯域を分担させるこの方法は極
めて有効である。この方法では、各サブ系列＃１〜＃６
で１楽音を形成するための部分音信号を夫々形成してお
り、しかもそのすべての部分音が固定フォルマントを含
むものである。

第４の使用方法は、各サブ系列＃１〜＃３で発生する楽
音信号のピッチは同じにするが、その音量レベルを互い
に異なる特性でキースフ−リングし、そのうち特定のサ
ブ系列の楽音信号（Ｓｔ〜Ｓ３のうちｌまたは複数）の
みをディジタルフィルタ主回路６８に通す方法である。

この方法は、オーボエやバスーンのようなダブルリード
楽器の音色に適している。そのような種類の音色にあっ
ては、基本周波数の音域が高くなると移動フォルマント
による成分が強くなり、低くなると固定フォルマントに
よる成分が強くなる。従って、各サブ系列＃１〜＃６で
発生する楽音信号の音量レベルを、鍵の音高すなわち基
本周波数に応じて、例えば第４図（Ｃ）に示すように異
なる特性でキースケ１７７グし１低音域を強調したサブ
系列＃１の楽音信号Ｓ□をディジタルフィルタ主回路３
８に通すことにより低音域の鍵に対応する楽音に固定フ
ォルマントを付与する。高音域を強調したサブ系列＃６
の楽音信号Ｓ３はディジタルフィルタ主回路６８に通さ
ないが、事実上キースフ−リングを施さ°なかったサブ
系列＃２の楽音信号Ｓ２をディジタルフィルタ主回路６
８に通すか否かは定常的な音色の性質に従って適宜決定
すればよい。

第５の使用方法は、各サブ系列＃１〜＃３でフィート系
が異なる楽音信号を夫々発生し、そのうち特定のサブ系
列の楽音信号（Ｓ１〜Ｓ３のうはｌまたは複数）のみを
ディジタルフィルタ主回路３８に通す方法である。これ
は、特定のフィート系のみに固定フォルマントを付与す
る場合に適している。

第６の使用方法は、各サブ系列＃１〜＃３で波形形状の
異なる音源信号（正弦波、矩形波、のこぎり波等）を夫
々発生し、そのうち特定の音源信号のみ（例えば矩形波
とのこぎり波）をディジタルフィルタ主回路３８に通す
方法である。

尚、上記では、音色選択装置１２におけるｌスイッチの
操作によって選択可能な１つの音色に対応する複数の楽
音信号を各サブ系列＃１〜＃６で夫々異なる手法によっ
て発生し、これらを合成することにより、選択されたｌ
音色に対応する楽音信号を形成することを前提としてい
る。しかし、これに限らず、個々のサブ系列＃１〜＃３
で全く異なる音色の楽音信号を夫々発生し、そのうち固
定フォルマントを付与すべき楽音信号（Ｓ　１〜Ｓ３の
うち１または複数）のみをディジタルフィルタ主回路６
８に入力するように制御することも可能である。

第３図において、ディジタルフィルタ主回路６８は極フ
ィルタ４２とゼロフィルタ４６とを含んでおり、両フィ
ルタ４２．４３は直列に接続されている。極フィルタと
はフィルタ特性（振幅周波数特性）の山の部分を制御で
きるものであり、ゼロフィルタとはフィルタ特性の谷の
部分を制御できるものである。例えば人声音におい七男
声の「ア」の振幅周波数特性は第５図（ａ）の実線のよ
うになるが、これを極フィルタだけで実現しようとする
と谷の部分が破線のようになってしまい、十分にレベル
が落ちない。これは、極フィルタだけでは振幅周波数特
性の山の部分の重ね合わせでしか該特性を設定できない
ことによる。そこで、極フィルタに対してゼロフィルタ
を直列に設け、所望の周波数成分のレベルを十分に落す
ように該ゼロフィルタの特性を設定すれば、第５図（ａ
）の実線のように谷の部分のレベルを十分に落すことが
できる。

第５図（ｂ）はプラス系の音色の振幅周波数特性を示す
図であり、極フイルタ単独では実現が困難なものである
が、極フィルタとゼロフィルタの組合せによれば実現可
能である。すなわち、低域成分のレベルを下げるように
（零点が周波数ゼロになるように）ゼロフィルタの特性
を設定し、レベルの高い高域の特性は極フィルタによっ
て設定すればよい。第５図（Ｃ）に示すようなヌトリン
グ系音色の振幅周波数特性も、極フイルタ単独では実現
が困難であるが、ゼロフィルタと極フィルタを組合せて
所定の周波数が零点となるようにゼロフィルタの特性を
設定すれば実現可能である。上述したいくつかの例のよ
うに、極フィルタとゼロフィルタとを直列的に組合せれ
ば、複雑な周波数特性を実現することができ、有利であ
る。

一般に、極フィルタは、現在のディジタル信号入力と過
去のｎサンプル数分のディジタル信号出力の各々に係数
Ｋｉ　　Ｉただしｉ＝ｔ、２．・・・ｎ）による重みづ
けをしたものとの総和を入力側に帰還する閉ループを有
するものであって、第６図に示すような無限インパルス
応答フィルタ（以下ＩＩＲフィルタという）によって表
現される。また、ゼロフィルタは、現在及び過去のｎサ
ンプル数分のディジタル信号入力の各々に係数Ｋｉ（７
’（だしｉ＝１．２．・・・ｎ）による重みづけをした
ものの総和を出力するものであって、第７図に示すよう
な有限インパルス応答フィルタ（以下ＦＩＲフィルタと
いう）によって表現される。第６図及び第７図において
、参照番号４４．４５を付したブロックのように「遅延
」と記入されたブロックは遅延回路を示し、入力された
ディジタル波形信号をそのｌサンプリング時間に相当す
る時間だけ夫々遅延するものである。参照番号４６．４
７を付したブロックのように三角形で示されたブロック
はフィルタ係数に１〜Ｋｎをディジタル波形信号に乗算
するための乗算器である。参照番号４８．４９のように
十記号が記入されたブロックは加算器を示す。

ＩＩＲフィルタの一種としてラティス型フィルタが有り
、このラティス型フィルタは音声合成に適したフィルタ
として知られている。しかも、このラティス型フィルタ
は、他の型式に比べて乗算器の数が少なくて済み、ハー
ドウェアを小型化できるという利点があると共に、フィ
ルタ係数のビット数が少なくて済み、かつ、望みのフィ
ルタ特性に対して係数の設定の仕方が確立されていると
いう利点がある。そこで、この実施例では極フィルタの
好ましい一例として、ラティス型フィルタを使用するも
のとする。

ラティス型フィルタの基本型式を示すと第８図（ａ）の
ようであり、同図（ｂ）、　（ｅ）はその基本型式を等
測的に変換した型式を夫々示す。同図における各回路素
子の表わし方は第６図、第７図と同一であり、参照番号
５０乃至５５で示されたものが１サンプリング時間の遅
延回路、５６，５７のように三角形で表わされたものが
乗算器、５８．５９のように十記号が記入されたものが
加算器（もしくは引算器）である。図では、１段の（１
サンプリング時間の遅延に対応する）フィルタユニット
が示されているが、これらのフィルタユニットを適宜個
数縦続接続してラティス型の極フイルタ回路を構成する
。フィルタ係数Ｋｉの添字ｉは１段目（ｉ＝１．２，３
．・・・ｎ）のフィルタユニットの係数であることを示
している。遅延回路５０．５１゜５２は１サンプリング
時間前の信号を前段のフィルタユニッ」にフィードバッ
クするだめのものであり、実際回路においてはｌサンプ
リング時間から演算回路における時間遅れ分を引いた時
間がその遅延時間として設定される。最終段のフィルタ
ユニットでは自己の出力信号がフィードバックされるよ
うになっている。そのために、出力側に遅延回路５３，
５４．５５が余分に設けられており、最終段のフィルタ
ユニットの出力とそのフィードバック入力との間に１サ
ンプリング時間に相当する時間遅れを設定するようにな
っている。同、第８図（Ｃ）に示す型式のラティス型フ
ィルタが乗算器の数が最も少ないので、これを用いるの
が有利である。

ディジタルフィルタ主回路３８（第３図）における極フ
ィルタ４２を第８図（ｅ）に示す型式のラティス型フィ
ルタによって構成し久−例を第９図に示す。この極フィ
ルタ４２は１２段′のラティス型フィルタから成るもの
で、各段のフィルタユニットをＬｌ乃至Ｌ１２なる符号
で示す。第９図における極フィルタ４２は乗算器におけ
る演算時間遅れを考慮して構成されている。同じく演算
時間遅れを考慮して構成したディジタルフィルタ主回路
６８（第３図）におけるゼロフィルタ４３の一例を第１
０図に示す。このゼロフィルタ４６は２次のゼロフィル
タ（２サンプリング時間分の遅延要素を含むゼロフィル
タ）であるので、単純には第７図のＦＩ’Ｒフィルタに
おいて遅延回路４４を２段分だけ縦続接続した構成とす
ればよいのであるが、演算時間遅れ及びその他の要素を
考慮して第１０図のように構成するものとする。

第９図及び第１０図の説明の前に、この極フィルタ４２
及びゼロフィルタ４３に入力されるディジタル楽音信号
のデータ形式について説明する。

−例として、１つの楽音信号が２４ビツトのディジタル
データから成るとすると、第２図の制御回路１３からラ
イン１６を介して第３図のディジタルフィルタ部１４に
与えられる各サブ系列のシリアル楽音信号Ｓ１．Ｓ２．
Ｓ３は、夫々１信号につき２４タイムスロツトを使用し
て時間的にシリアル化されており、かつ、この２４タイ
ムスロツト分のシリアル楽音信号が４フィルタチャンネ
ル分時分割多重化されている。従って、各サブ系列のシ
リアル楽音信号Ｓ□、Ｓ２．Ｓ３における楽音波形振幅
の１サンプリング周期は「２４×４−９６タイムスロツ
ト」となる。このｌサンプリング周期内の順次タイムス
ロットにｌ乃至９６の番号を付けて図示したものが第１
１図（ａ）である。

第１１図（ｂ）は各タイムスロットに対応するシリアル
楽音信号Ｓ□、Ｓ２．Ｓ３のデータ内容を示したもので
ある。第１１図（ａ）、　（ｂ）に示すタイミングは、
各サブ系列のシリアル楽音信号Ｓ１．Ｂ２゜Ｂ３に共通
である。第１１図（１））に示すように、シリアル楽音
信号Ｓ１．Ｂ２．Ｂ３においては、第１タイムスロツト
乃至第２４タイムスロツトにフィルタチャンネルｃｈ１
　（上鍵盤ソロ系ＵＳＬ）の７リアル楽音信号データ、
第２５乃至第４８タイムスロツトにフィルタチャンネル
Ｃｈ２（ＪＪＩＥ盤スペシャル系ＵＳＰ）の７リアル楽
音信号ヂ６’％ｎ　”５ｉ　、’第４９乃至第７２タイ
ムスロツトにフィルタチャンネルｃｈ３　（上鍵盤カス
タム系ＵＣ８）の７リアル楽音信号データ、第７３乃至
第９６タイムスロツトにフィルタチャンネルｃｈ４　（
下鍵盤スベ／ヤル系ＬＳＰ）のシリアル楽音信号データ
、が夫々割当てられている。２４タイムスロツト毎の各
楽音信号データにおいて、最初のタイムスロット（第１
．第２５．第４９．第７３タイムスロツト）には最下位
ピッ）ＬＳＢが割当てられており、以下遅いタイムスロ
ットになるほど東みが増し、２３番目のタイムスロット
（第２３．第４７．第７１、第９５タイムスロツト）に
最上位ビットＭＳＢが割当てられ、最後のタイムスロッ
ト（第２４゜第４８．第７２．第９６タイムスロツト）
にはサインピットＳＢが割当てられる。

第９図に戻り、１段目のフィルタユニットＬ１について
説明すると、参照番号６１は引算器として機能する加算
器、６２，６３は加算器、６４は乗算器、６５，６６．
６７は遅延回路である。遅延回路６５〜６７のブロック
内に示された数字３２Ｄは３２タイムスロツト分の遅延
を行なうことを示している。ＦＳ−ＩＮは楽音信号の順
向入力端子、ＦＳ−ＯＵＴは楽音信号の順向出力端子、
ＢＳ−ＩＮは逆向入力端子、Ｂ５−０ＵＴは逆向出力端
子、である。他のユニッ）Ｌ２乃至Ｌ１２もユニットＬ
１と同一構成であり、各ユニットＬ１乃至Ｌ１１の順向
出力端子ＦＳ−ＯＵＴがその次段のユニットＬ２乃至Ｌ
１２の順向入力端子ＦＳ−ＩＮに接続され、各ユニッ）
Ｌ２乃至Ｌ１２の逆向出力端子Ｂ５−０ＵＴがその前段
のユニットＬ１乃至Ｌ１１の逆向入力端子ＢＳ−ＩＮに
接続される。

フィルタユニッ）Ｌｌの加算器（機能としては引算器）
６１においては、順向入力端子Ｆ　Ｓ−Ｉ　Ｎから入力
された楽音信号を逆向入力端子ＢＳ−ＩＮ及び遅延回路
６６を介して次段のユニノ）Ｌ２からフィードバンクさ
れた楽音信号から引算する。

この加算器６１の出力が乗算器６４に入力され、フィル
タ係数に□が乗算される。こめ係数に、の添字ｌは１段
目のユニットＬ１に対応する係数であることを示す。乗
算器６４の出力は加算器６２に与えられ、端子ＦＳ−Ｉ
Ｎ及び遅延回路６５を介して与えられる入力楽音信号と
加算さ゛れる。ここで、遅延回路６５ｆ：設けた理由は
、乗ｑ−器６４における演算時間遅れに会わせるためで
ある。すなわち、この例では、乗算器６４の演算時間遅
れが３２タイムスロツトとなるように設計されており、
この遅れに合わせるために遅延回路６５では３２タイム
スロツト分の遅延を行なうのである。

加算器６２の出力は出力端子ＦＳ−ＯＵＴを経由して次
段のユニットＬ２に入力される。

ところで、加算器６１の出力と次段のユニットＬ２から
遅延回路６６を経由してこの加算器６１にフィードバン
クされる信号との間には１サンプリング周期に相当する
時間遅れがなければならないわけであるが、これは次の
ように満たされている。次段のユニッ）Ｌ２の乗算器６
８から加算器６９を経由した楽音信号がユニットＬ１の
逆向入力端子ＢＳ−ＩＮに入力され、これが遅延回路６
６を経由して加算器６１に入力されている。従って、加
算器６１の出力信号は、乗算器６４で３２タイムスロツ
ト遅延され、その後、次段の乗算器６８で３２タイムス
ロツト遅延され、更に遅延回路６６で３２タイムスロツ
ト遅延され、結局会計９６タイムスロツト遅延されて該
加算器６１にフィードバックされることになる。前述の
通り、シリアル楽音信号Ｓ１乃至Ｓ３の１サンプリング
周期は９６タイムスロツトであるので、上記のように必
要な遅延時間が確保されていることになる。

逆向出力端子ＥＳ−ＯＵＴに信号を与える加算器６３（
Ｌ２では６９）は、乗算器６４（Ｌ２では６８）の出力
と遅延回路６６及び６７（Ｌ２では７０，７１１を経由
して与えられる次段のユニットＬ２　（Ｌ２ではＬ３）
からのフィードバック信号とを加算するためのものであ
る。遅延回路６６の出力に対応する乗算器６４の出力は
遅延回路６６の出力タイミングよりも３２タイムスロツ
ト遅れている。この遅れに見合った時間遅れを設定する
ために遅延回路６７が設けられている。

同、最終段のユニッ）Ｌ１２は自己の出力楽音信号をフ
ィードバンクするようになっている。そのため、前述の
ような次段ユニットの乗算器における３２タイムスロツ
トの時間遅れは見込めないので、ユニッ）Ｉ１２の１腋
向出力端子Ｆ　Ｓ　−ＯＵＴの出力信号を逆向入力端子
ＢＳ−ＩＮにフィードバックするループに３２タイムス
ロツトの時間遅れを設定するための遅延回路７２を設け
るものとする。

同、以下では、１段目のフィルタユニットＬ１の順向入
力端子ＦＳ−ＩＮ及び逆向出力端子Ｂ５−０ＵＴを特定
するためＫＦＳｉ及びＢＳ。なる符号を用い、最後のフ
ィルタユニットＬ１２（７）順向出力端子ＦＳ−ＯＵＴ
及び逆向入力端子ＢＳ−ＩＮを特定するためにＦＳｏ及
びＢＳｉなる符号を用いる。

第１０図に示すゼロフィルタ４３において、２次のゼロ
フィルタは乗算器７３．７４と、加算器７５．７６及び
遅延回路７７．７８．７９によって構成されている。こ
の２次ゼロフィルタの１段目は、入力楽音信号が与えら
れる乗算器７６と、この乗算器７３の出力信号を６４タ
イムスロツト遅延する遅延回路７７と、この遅延回路７
７の出力信号と入力楽音信号とを加算する加算器″７５
とから成る。乗算器７６には１段目のゼロフィルタに対
応するフィルタ係数に０３が与えられる。乗算器７３．
７４における演算時間遅れは前述と同様３２タイムスロ
ツトであるとする。従って、乗鏝器７６と遅延回路７７
における遅延時間は合計９６タイムスロノトであり、Ｔ
度ｌサンプリング周期となる。従って、加算器７５では
現サンプリング時間の楽音信号とその１サンプリング時
間前の楽音信号にフィルタ係数に１３を掛けた信号とが
加算される。２段目のゼロフィルタは、入力楽音信号を
１２８タイムスロツト遅延する遅延回路７８と、この遅
延回路７８の出力信号にフィルタ係数ＫＨを乗算する乗
算器７４と、この乗算器７４の出力信号を３２タイムス
ロツト遅延する遅延回路７９と、この遅延回路７９の出
力信号と加算器７５の出力信号とを加算する加算器７６
とから成る。回路７８．７４．７９による遅延時間の合
計は１９２タイムスロツトであり、丁度２サンプリング
周期となる。従って、加算器７６では、２サンプリング
時間前の楽音信号にフィルタ係数に１４を掛けた信号と
加算器７５の出力信号とが加算される。っまり、加算器
７５及び７６においては、現サンプリング時間の楽音信
号と、その１サンプリング時間前の楽音信号にフィルタ
係数に□３を掛けた信号と、その２サンプリング時間前
の楽音信号にフィルタ係数に工４を掛けた信号との総オ
ロが求められる。

こうして、加算器７６からは２次ゼロフィルタの出力信
号が得られる。

加算器７６の出力信号は遅延回路８０で６４タイムスロ
ツト遅延されて乗算器８１に入力される。

乗算器８１はゼロフィルタ４３の出力ゲインを制御する
ために設けられたもので、ゲイン制御用の係数によ、が
入力されている。前述の係数に、３．　Ｋ、４はゼロフ
ィルタ４６のフィルタ特性設定に関与するが、この係数
に□５はフィルタ特性設定には関与せず、ゼロフィルタ
全体のゲインを設定するものである。乗算器８１におけ
る演算時間遅れは前述ト同様に３２タイムスロツトであ
り、６４タイムスロットの遅延を行なう遅延回路８０は
、このゲゆン制御用の回路８０．８１における信号遅延
時間を１サンプリング周期（９６タイムスロツト）に同
期させるために設けられたものである。

尚、ゼロフィルタ４６の１段目の回路７３，７７゜７５
及び２段目の回路７８．７４．７９．７６及びゲイン制
御用回路８０．８１の各々における遅延回路７７．７８
，７９．８０の挿入箇所は図示の箇所に限らず、要は１
段目で１サンプリング時間、２段目で２サンプリング時
間、ゲイン制御段で１サンプリング時間の遅延が設定さ
れるようになっていればよい。例えば、乗算器７６０入
力側に遅延回路７７を設け、遅延回路７８と７９の位　
　・置を入れ替え、乗算器８１の出力側に遅延回路８０
を設けるようにしてもよい。しかし、後述するようにこ
の実施例では各フィルタ係数に□〜に１５は時間的にシ
リアルなデータ形式でディジタルフィルタ主回路６８に
与えられるようになっており、各乗算器６４，６８．・
・・８２．７６．７４．８１は所定の時間関係でシリア
ル演算を行なうようになっている。そのため、各乗算器
６４．６８．・・・８２．７３，７４．８１に対する信
号の入力タイミングを適切に制御する必要があり、その
目的のために第１０図に示す箇所に遅延回路７７．７８
゜７９．８０が設けられている。

第９図及び第１０図の極フィルタ４２及びゼロフィルタ
４３における入力信号と出力信号との間の時間遅れは、
極フィルタ４２では１２段のフィルタユニソ）Ｌ１〜１
，１２０各々で３２タイムスロツトの遅れがあるため合
計３８４タイムスロツトすなわち４サンプリング周期で
あり、ゼロフィルタ４６では３サンプリング周期である
。

極フィルタ４２及びゼロフィルタ４６のフィルタ係数に
０〜に０５は、フィルタ係数供給回路４１（第３図）か
ら与えられる。このフィルり係数に□〜に０５は所定の
乗算器６４，６８．・・・８２，７３゜７４．８１にパ
ラレルに与えられるようになっていてもよいが、この実
施例ではフィルタ係数供給回路４１からディジタルフィ
ルタ主回路３８に与えられるフィルタ係数には各フィル
タ係数に０〜に１５を時間的にシリアル化したものとな
っている。シリアル化されたフィルタ係数にのフォーマ
ットは第１２図に例示されている。−例として、１つの
フィルタ係数は８ビツトのディジクルデータであり、１
５個のフィルタ係数に工〜に１．ｌの全ビット数は１２
０ビツトである。従って、１音色（１フイルタチヤンネ
ル）分のフィルタ係数に０〜に０５のシリアル化に要す
るタイムスロット数は１２０であり、これらを４フイル
タチヤンネル送出するのに要するタイムスロット数は「
１２０Ｘ４＝４８０Ｊである。このフィルり係数にのシ
リアル時分割送出の１サイクル時間（４８０タイムスロ
ッ日はシリアル楽音信号の５サンプリング周期（４８０
÷９　６＝５　＞に相当する。

第１２図（ａ）’を参照すると、１チャンネル分のフィ
ルタ係数シリアルデータには、ゼロフィルり４６の後段
に対応するものから順に（Ｋ，５，　Ｋ，４，　Ｋ１３
の順に）送出され、次いで極フイルり４２の後段に対応
するものから順に（Ｋ□２，に□□・・・Ｋ　２ｒ　Ｋ
１の順に）送出されるようになっている。そして、８ビ
ツト毎の個々のフィルタ係数の７リアルデータにおいて
はサインビットＳＢを先頭に上位のビットから順に送出
される（ＭＳＢは最上位ビットを示し、ＬＳＢは最下位
ビットを示す）。ディジタルフィルタ主回路６８の内部
ではフィルタ係数シリアルデータＫを順送りにシフトし
て、個々のフィルタ係数に□〜に０５をシリアル・パラ
レル変換し、所定の乗算器６４．６８．・・・８２．７
−３゜７４．８１（第９図、第１０図）に供給するよう
になっている。１チヤンネルにつき第１２図（、Ｌ）に
示すような形式でシリアル化されたデータには、更に同
図（ｂ）に示すように各フィルタチャンネルＣｈ１〜ｃ
ｈ４の間で（ｃｈｌ、ｃｈ２．ｃｈ３．ｃｈ４の順で）
時分割多重化されている。

第１３図は、第１図、第３図におけるディジタルフィル
タ部１４の更に詳細な実施例を示すものである。詳しく
は、第１３図は第１図及び第３図に示されたディジタル
フィルタ部１４として使用することが可能な１つのディ
ジタルフィルタ回路装置（チップ）ＤＦＣの内部構成を
示すブロック図である。第１図におけるディジタルフィ
ルタ部１４は、第１３図に示すようなディジタルフィル
タ回路装置ＤＦＣを１個だけ用いて構成してもよいし、
後述のように該装置ＤＦＣを複数個組合せて構成しても
よい。第１３図においては、第３図に示された各回路６
７〜４３に対応する部分に同一符号が付されている。す
なわち、１つのディジタルフィルタ回路装置ＤＦＣは、
大別すると、第３図と同様に、フィルタ入力制御回路６
７、ディジタルフィルタ主回路３８、出力制御回路６９
、タイミング信号発生回路４０及びフィルタ係数供給回
路４１を含んでおり、ディジタルフィルタ主回路６８は
１２段のラティス型フィルタから成る極フィルタ４２（
第９図参照）と２次のゼロフィルタ４６（第１０図参照
）とを含んでいる。

楽音信号入力端子”ｌ＋　１２＋　■３には谷サブ系列
＃１〜＃３に対応するシリアルディジタル楽音信号Ｓ□
＋　Ｓ２　＋　Ｓ、ｌが夫々印加される。フィルタ入力
制御回路３７は、該端子工、〜■３から与えられる各信
号Ｓ工〜Ｓ３を個別にゲートするためのアンド回路８３
，８４．８５と、これらのアンド回路８６〜８５から出
力さ）たシリアル楽音信号を加算するためのシリアル加
算器８６とを含んでいる。ディジタルフィルタ主回路３
８は、前述の極フィルタ４２とゼロフィルタ４６のほか
、これらのフィルタ４２．４３の接続組合せを切換える
ためのセレクタ８７，８８．８９を含んでいる。

セレクタ８７の第１の入力Ａには、入力端子Ｆｉから与
えられた楽音信号が入力され、第２の入力Ｂにはシリア
ル加算器８６がら出力されたシリアル楽音信号Ｓｉが入
力され、第３の入力Ｃにはゼロフィルタ４３の出力信号
２゜が入力される。セレクタ８７の出力Ｓから出力され
たシリアル楽音信号（これをＦＳで示す）は極フィルタ
４２０１段目のフィルタユニットＬ１の順向入力端子Ｆ
Ｓｉ（第９図参照）に入力される。また、極フィルタ４
２の１段目のフィルタユニノ）Ｌｌの逆向出力端子ＢＳ
。（第９図参照）は出力端子Ｂ。に与えられる。

極フィルタ４２の最終段のフィルタユニットＬ１２の順
向出力端子ＦＳｏ（第９図参照）は遅延回路７２に与え
られると共に出力端子Ｆ。及びセレクタ８９の第２の入
力Ｂに与えられる。セレクタ８９の第１の入力ＡＫは前
記シリアル加算器８６から出力されζシリアル楽音信号
Ｓｉが入力される。このシリアル楽音信号Ｓｉ及び前記
セレクタ８７から出力されたシリアル楽音信号ＦＳは、
共に１入力端子■、〜Ｉ３に与えられるシリアル楽音信
号Ｓ□〜Ｓ３と同一のデータフォーマットであり、タイ
ミングも同じである。（第１１図（ｂ）参照）。

第１３図の遅延回路７２は第９図の遅延回路７２と同じ
働きをするものである。この遅延回路７２の出力信号は
セレクタ８８の第２の入力Ｂに与えられる。セレクタ８
８の第１の入力Ａには入力端子Ｂｉから与えられるシリ
アル楽音信号が加わり、その出力Ｓは極フィルタ４２の
最後のフィルタユニットＬ１２の逆向入力端子Ｂ５１（
第９図参照）に接続されている。また、前記セレクタ８
９の出力Ｓはゼロフィルタ４６の入力端子ＺＳｉ（第１
０図参照）に接続されている。ゼロフィルタ４３の出力
端子ＺＳｉ　（第１０図参照）から出力されたシリアル
楽音信号Ｚ。は前述の通りセレクタ８７０入力Ｃに与え
られると共に出力制御回路６９のアンド回路９０．９１
．９２に与えられる。

ディジタルフィルタ主回路３８においては、−例として
、極フィルタ４２とゼロフィルタ４６の接続を３通りに
切換えることができる。その１つは、極フィルタ４２を
前段にし、ゼロフィルタ４６を後段にして、両者を直列
接続するものである。

もう１つは、その逆に、ゼロフィルタ４６を前段にし、
極フィルタ４２を後段にして、両者を直列接続するもの
である。更にもう１つは、極フィルタ４２を単独で用い
、ゼロフィルタ４６への結線は行なわないようにするも
のである。このような極フィルタ４２とゼロフィルタ４
６の接続切換えは、ディジタルフィルタ部１４として複
数個のディジクルフィルタ回路装置ＤＦＣを組合せて使
用する場合に有効に機能する。極フィルタ４２とゼロフ
ィルタ４３の接続切換えを制御するだめに、制御コード
ＣＩ、Ｃ２がセレクタ８７．８８．８９に入力される。

□　　接続切換え態様の詳細及び制御コードＣＩ、０２
の内容については後で詳述することにし、当面は１個の
ディジタルフィルタ回路装置ＤＦＣを単独でディジタル
フィルタ部１４として使用し、極フィルタ４２を前段に
、ゼロフィルタ４６を後段にして両者を直列接続するも
のとして説明を進める。

その場合、制御コードＣＩ、Ｃ２は共に信号”ビとされ
る。セレクタ８７ではコードＣＩ、Ｃ２の”１１″によ
り入力Ｂを選択し、セレクタ８８ではコードＣ２の”１
”により入力Ｂを選択し、セレクタ８９ではコードＣ２
の”１″′により入力Ｂを選択する。従って、入力制御
回路６７のシリアル加算器８６から出力されたシリアル
楽音信号Ｓｉがセレクタ８７を介して信号ＦＳとして極
フィルタ４２の順向入力端子ＦＳｉに入力され、この極
フィルタ４２の順向出力端子ＦＳｏの出力信号がセレク
タ８９を介してゼロフィルタ４６の入力端子ＺＳｉに入
力され、かつ該順向出力端子ＦＳ。

の出力信号を遅延回路７２で３２タイムスロツト遅延し
た信号がセレクタ８８を介して極フィルタ４２の逆向入
力端子ＢＳ工にフィードバックされる。こうして極フィ
ルタ４２を前段に、ゼロフィルタ４６を後段にして両者
が直列接続される。

タイミング信号発生回路４０は、端子Ｔ１を介して入力
された同期パルス５ＹＮＣにもとづき、シリアルフィル
タ演算を制御するための所定のタイミング信号ＫＬ、Ｌ
Ｄ、ＳＨ，及びシリアルフィルタ係数Ｋにおける各フィ
ルタチャンネルｃｈ１〜ｃｈ４の時分割タイミングに同
期したチャンネル選択コードＫ　ｃ　ｈ　、及びシリア
ル楽音信号Ｓ□〜Ｓ３における各フィルタチャンネルＣ
ｈ１〜ｃｈ４の時分割タイミングに同期したチャンネル
選択コードＳｃｈ及びフィルタ係数をシリアル化するた
めの同期パルスＫＳＹＮＣ，を夫々発生する。タイミン
グ信号＊Ｌ、ＬＤ、ｓＨはライン９５を介して極フィル
タ４２の１段目のフィルタユニットＬ１（第９図参照）
に供給される。フィルタ係数供給回路４１から出力され
たフィルタ係数のシリアルデータにも極フィルタ４２の
１段目のユニットＬ１に供給される。後述するように、
シリアルフィルタ係数データには極フイルタ４２内の各
段を順次シフトされていき、更にライン９３を経てゼロ
フィルタ４６に入り、このゼロフィルタ４６内の各段で
も順次シフトされ、最終的にシリアル形式からパラレル
形式に変換されて、所定の段に各係数に１〜Ｋｌ、が分
配されるようになっている。

タイミング信号ＫＬ、ＬＤ、ＳＨはシリアルフィルタ係
数Ｋをパラレル変換するために利用される。

従って、これらの信号ＫＬ、ＬＤ、ＳＨはライン９４を
経てゼロフィルタ４６にも与えられる。後述するように
、信号ＫＬはフィルタ４２．４３の各段に同時に与えら
れるが、信号ＳＲ，ＬＤはシリアルフィルタ係数にと同
様に各段で順次シフトされる。

ライン９５を介して極フィルタ４２の１段目に入力され
る各タイミング信号ＫＬ、’ＬＤ、ＳＨの一例を示すと
第１４図のようである。また、セレクタ８７を介して極
フィルタ４２の一段目のフィルタユニソ）Ｌｌに入力さ
れるシリアル楽音信号ＦＳの時分割チャンネル状態（つ
ｔすｓ１〜Ｓ３の時分割チャンネル状態１ｃｈｊ〜ｃｈ
４　ｆｚ示すと、第１４図のＦＳの欄のようである。同
様に、第１４図のＫの欄には、ライン９６を介して極フ
ィルタ４２の１段目のユニットＬ１に与えられるシリア
ルフィルタ係数データにの時分割チャンネル状態ｃｈ１
〜ｃｈ４が示されている。第１４図において、信号波形
図に添えて記した数字は１サンプリング周期内のタイム
スロットの順位を示す番号（第１１図（ａ）に係すもの
）を示す。第１４図に示した信号ＦＳ及びデータにの細
部は第１１図（ｂ）及び第１２図（ａ）に示した通りで
ある。

シリアルフィルタ係数データＫ及びタイミング信号ＫＬ
、ＬＤの発生パターンは楽音信号ＦＳの５サンプリング
周期を１サイクルとして繰返すものである。この５サン
プリング周期の各々を第１乃至第５サンプリング周期と
すると、タイミング信号ＫＬは、第１サンプリング周期
の第２３タイムスロツト、第２サンプリング周期の第４
７タイムスロノト、第３サンプリング周期の第７１タイ
ムスロツト、第４サンプリング周期の第９５タイムスロ
ツト、で夫々〆（ルスが発生する信号であり、その１周
期は１２０タイムスロツトである。また、タイミング信
号ＬＤはＫＬと同じく１２０タイムスロツトを１周期と
する信号であり、ＫＬよりもｌタイムスロット遅れて２
くルヌが発生する信号である。シリアルフィルタ係数デ
ータＫにおいては、前述の通り１チヤンネルのフィルタ
係数に対して１２０タイムスロツトが割当てられている
。まず、第１サンプリング周期の第２３タイムスロツト
から第２サングリング周期の第４６タイムスロノトまで
の１２０タイムスロツトにおいてチャンネルｃｈ１のフ
ィルタ係数Ｋが割当てられ、以下、信号ＫＬのタイミン
グに同期して１２０タイムスロツト毎にチャンネルｃｈ
２．ｃｈ３．ｃｈ４の係数Ｋが順次割当てられている。

タイミング信号５Ｉ−Ｉは２４タイムヌロツトの周期で
第２４．第４８゜第７２．第９６タイムスロツト毎に繰
返し発生するものである。

タイミング信号発生回路４０から発生されたチャンネル
選択コードＩ（ｃｈは、第１４図のに欄に示すようなフ
ィルタ係数にの時分割チャンネルタイミングに同期して
各チャンネルＣｈ１〜ｃｈ４を示すコード内容を示す。

また、他方のチャンネル選択コードＳＣｈは、第１４図
のＦＳ欄に示すようなシリアル楽音信号ＦＳの時分割チ
ャンネルタイミングに同期して各チャンネルＣｈ１〜ｃ
ｈ４を示すコード内容を示す。

フィルタ係数供給回路４１は、フィルタ係数ＲＯＭ９７
と、音色パラメータＴＰ３に応じてこのＲＯＭ９７の読
み出しを制御するための回路とを含んでいる。音色パラ
メータＴＰ５に応じてＲＣ）Ｍ９７の読み出しを制御す
るための回路は、シフトレジスタ９８、ラッテ回路９９
、書込み及び読出し自在なランダムアクセスメモリ（以
下ＲＡＭという）１００、セレクタ１０１を含んでいる
。

音色パラメータＴＰ６はシリアル化されたノくラメータ
ｆ−タＰＤから成り、シフトレジスタ９８とラッチ回路
９９はこのシリアルデータＰＤｋノくラレル変換するシ
リアル／パラレル変換器として機能する。音色選択装置
１２（第１図）は、音色ノ４ラメータＴＰ３に示す情報
として、シリアル化されたパラメータデータＰＤと、そ
のシリアル化の基準タイミングを示すタイミングパルス
ＰＥとを出力し、端子Ｔ２．Ｔ３を介してディジタルフ
ィルタ部１４に供給する。このように音色パラメータＴ
Ｐ３’（ｚシリアルデータ化することによって音色選択
装置１２からディジタルフィルタ部１４への配線を簡略
化することができるので有利である。

音色選択装置１２の一例は第１５図に示されている。複
数の音色選択スイッチＴＣ−３Ｗが設けられており、そ
の出力がエンコーダ１０２に入力される。奏者によって
音色選択スイッチＴＣ−８Ｗのいずれかが操作されると
、そのスイッチを示すコード信号がエンコーダ１０２か
ら出力される。

また、スイッチＴＣ−８Ｗが操作されたとき、ランチ回
路１０６のロード制御入力しにアンド回路１０４からロ
ードパルスが与えられ、エンコーダ１０２の出力コード
信号がラッチ回路１０６に取り込まれる。ランチ回路１
０６にラッテされたコード信号すなわち選択された音色
を示すコード１８号は音色パラメータメモリ１０５のア
ドレス入力に与えられる。音色パラメータメモリ１０５
は選択可能な各種音色に対応して音色パラメータを示す
データを予じめ記憶したもので、ラッチ回路１０６から
与えられるコード信号に従って選択された音色に対応す
る音色パラメータデータを読み出す。このうちディジタ
ルフィルタ部１４に与、ｔられるべきパラメータデータ
ＴＰ３はラッチ回路１０６に並列的に入力される。ラッ
チ回路１０６のロード制御人力りにはアンド回路１０４
から出力されたロードパルスが遅延フリップフロップ１
０７を介して与えられる。従って、ラッチ回路１０６の
ラッチタイミングはラッチ回路１０６のそれよりも僅か
に遅れている。これはラッチ回路１０６にラッチされた
コード信号に対応する音色パラメータＴＰ３がメモリ１
０５から確実に読み出されるのを待ってラッチ回路１０
６のラッチ動作を行なうようにするためである。

音色パラメータＴＰ３は例えばｌＯピットのディジタル
データであり、そのうち５ビツトが選択された音色を表
わす音色コードＴＣであり、３ビツトが各サブ系列＃１
〜＃６の楽音信号Ｓ□〜Ｓ３のうちどれをディジタルフ
ィルタ主回路６８に通すべきかを示すフィールタイネー
ブル信号ＦＥ１゜ＦＥ２．ＦＥ３であり、２ビツトがこ
の音色を付与すべき楽音信号がどの系列（ＵＳＬ、ＵＳ
Ｐ。

ＵＯ３，ＬＳＰ）のものであるか、すなわちどのフィル
タチャンネルｃｈ１〜ｃｈ４にこの音色を付与すべきか
、を示すチャンネルコードＣＨである。ラッチ回路１０
６は１０個のラッチ箇所を有しており、パラメータＴＰ
３の各ビットを夫々ラッテする。ラッチ回路１０６の各
ラッチ箇所の出力信号は１０個のアンド回路１０８，１
０９，１１０の一方入力に夫々人力肯れる。

シフトレジスタ１１１は１１ステージを有しており、遅
延フリップフロップ１０７から第１ステージに与えられ
たパルス信号をクロックパルスφに従って順次シフトす
る。シフトレジスタ１１１の第１ステージから第１Ｏス
テージまでの出力信号が１０個のアンド回路１０８，１
０９，１１０の他方入力に夫々入力される。各アンド回
路１０８゜１０９．１１０の出力がすべてオア回路１１
２に入力されるようになっており、このオア回路１１２
の出力信号が音色パラメータＴＰ３のシリアルデータＰ
Ｄとしてディジタルフィルタ部１４に与えられる。シフ
トレジスタ１１１の第１１ステージの出力信号はフリッ
プフロップ１１６のセット人力Ｓに与えられると共にタ
イミングノくルヌＰＥとしてディジタルフィルタ部１４
に与えられる。

シフトレジスタ１１１における入カバルスのシフトタイ
ミングを１乃至１１で示し、このタイミングに対応する
シリアルデータＰＤの状態の一例を示すと、第１６図の
ようになる。また、タイミングパルスＰＥは同図に示す
ようにタイミング１１で、つまりシリアルデータＰＤの
送出を終えた直後に、発生する。

オア回路１１４にはすべての音色選択スイッチＴＣ−３
Ｗの出力信号が入力されるようになっており、いずれか
のヌイツテが押圧されたとき該オア回路１１４の出力が
信号“１”となる。オア回路１１４の出力信号はアンド
回路１０４に加わると共にフリップフロップ１１３のリ
セット入力Ｒに加わる。フリップフロップ１１６の出力
Ｑは遅延フリップフロップ１１５でクロックパルスφの
１周期時間だけ遅延された後アンド回路１０４に加わる
。通常は、フリップフロップ１１６がセント状態となっ
ており、アンド回路１０４が動作可能となっている。音
色選択スイッチＴ　Ｃ−ＳＷが押圧されると、オア回路
１１４の出力信号の立上りに対応してアンド回路１０４
の出力が信号“１″となる。同時にフリッフロップ１１
ろがリセットされ、クロックパルスφの１周期後に遅延
フリップフロッグ１１５の出力が”０″に立下り、アン
ド回路１０４が動作不能となる。従って、アンド回路１
０４は、音色選択スイッチＴ　Ｃ−ＳＷが押圧された瞬
間にクロックパルスφの１周期時間幅の短パルヌを出力
する。そして、このアンド回路１０４の出力パルスにも
とづき、前述の通りシリアルデータＰＤ及びタイミング
パルスＰＥが送出される。タイミングパルスＰＥが発生
すると、フリップフロップ１１６がセットされる。これ
により、次に音色選択スイッチＴＣ−８Ｗが押圧された
ときアンド回路１０４をらロードパルスを発生し得るよ
うに、該アンド回路１０４を動作可能状態に設定する。

音色選択装置１２は、更に各種の楽音制御用操作子１１
６を含んでおり、この操作子１１６の操作子に応じてパ
ラメータ発生回路１１７が所定の音色パラメータを発生
する。音色パラメータメモリ１０５から読み出されたフ
ィルタ制御用の音色パラメータＴＰ３以外のパラメータ
データ及びパラメータ発生回路１１７から出力されたパ
ラメータのうち所定のものが音色パラメータＴＰＩ、Ｔ
Ｐ２．ＴＰ４として楽音信号発生部１１．制御回路１′
６、外部記憶装置２０に夫々供給される。これらの音色
パラメータＴＰ１．ＴＰ２．ＴＰ４はＴＰ３と同様にシ
リアルデータ形式で供給するようにしてもよい。

同、第１５図では音色選択装置１２ｆ：ディスクリート
回路によって構成するように示されているが、これに限
らず、マイクロコンピュータ方式によって処理してもよ
い。その場合、鍵盤部９及びキーアサイナ１０（第１図
）も併せてマイクロコンピュータ方式で処理することが
可能でちる。

第１３図に戻ると、音色パラメータＴＰ３の７リアルデ
ータＰＤはシフトレジスタ９８に入力される。シフトレ
ジスタ９８は１０ステージであり、クロツクパルスφに
よってシリアルデータＰＤの時分割タイムスロットに同
期してシフト制御を行なう。タイミングパルスＰＥはラ
ッチ回路９９のロード制御人力りに与えられる。／フト
レジスタ９８の各ステージ出力がラッチ回路９９にパラ
レルに入力されており、タイミングパルスＰＥが供給さ
れたとき、該各ステージ出力信号の状態がラッチ回路９
９にラッチされる。シリアルデータＰＤとタイミングパ
ルスＰＥの関係は第１６図のようになっているため、シ
フトレジスタ９８の第１１第２ステージにチャンネルコ
ードＣＨが入り、第３、第４、第５ステージにフィルタ
イネーブル信号Ｆ’Ｅ３．ＦＥ２．、ＦＥｌが入り、第
６乃至第１Ｏステージに音色コードＴＣが入ったときタ
イミングパルスＰＥが供給され、これらのデータがラッ
チ回路９９に確実にラッチされるようになっている。

ＲＡＭ１００は各フィルタチャンネルｃｈ１〜ｃｈ４に
対応して音色コードＴＣを記憶するためのものであり、
ＲＡＭ１１８は各フィルタチャンネルＣｈ１〜ｃｈ４に
対応してフィルタイネーブル信号ＦＥ１〜ＦＥＢを記憶
するためのものである。ＲＡＭ１００及び１１８は各チ
ャンネルｃｈ１〜ｃｈ４に対応する記憶位置（アドレス
）を有している。ＲＡＭ１００，１１８の書込み制御人
力ＷにはタイミングパルスＰＥを遅延フリップフロップ
１１９で遅延した信号が与えられる。書込みアドレス指
定入力ＷＡＤにはラッチ回路９９にラッチされたチャン
ネルコードＣＨが与えられる。

ＲＡＭ１００のデータ入力にはランチ回路９９にラッチ
：された音色コードＴＣが入力される。ＲＡＭ１１８の
データ入力にはラッチ回路９９にラッチされたフィルタ
イネーブル信号ＦＥ１〜ＦＥ３が入力される。ラッチ回
路９９に新しいデータＴＣ。

ＦＥ１〜ＦＥ３．ＣＨが取込まれた直後にＲＡＭ１００
．１１８が書込みモードとなり、この新しいチャンネル
コードＣＨによって指定されたアドレスに音色コードＴ
Ｃ及び信号ＦＥ１〜ＦＥ３を夫々書込む。このようにし
て、音色選択操作が行なわれる毎に（データＰＤ、ＰＥ
が与えられる毎に）ＲＡＭ１００及び１１８にデータが
書込まれ、最終的に、各フィルタチャンネルｃｈ１〜ｃ
ｈ４に対応して選択された音色の音色コードＴＣがＲＡ
Ｍ１００に夫々記憶されると共に、各フィルタチャンネ
ルｃｈ１〜ｃｈ４に対応して選択された音色のフィルタ
イネーブル信号ＦＥ１〜ＦＥ３がＲＡＭ１１８に夫々記
憶される。

ＲＡＭ１００の読み出しアドレス指定人力ＲＡＤには各
チャンネルｃｈ１〜ｃｈ４のチャンネル選択コードＫ　
Ｃｈがタイミング信号発生回路４ｏがら時分割的に与え
られる。ＲＡＭ１１８の読み出しアドレス指定人力ＲＡ
Ｄには同じく回路４ｏがらチャンネル選択コードＳｃｈ
が時分割的に与えられる。ＲＡＭ１００，１１８は読み
出しを行なっている最中でも書き込みを行なうことがで
きるタイプのものである。チャンネル選択コードＫｃｈ
は第１４図のに欄に示すように各チャンネルｃｈ１〜ｃ
ｈ４を示すコード信号が１チヤンネルにつき１２０タイ
ムスロツト幅で時分割的に生じるものである。ＲＡＭ１
００はこのコードＫｃｈに従って各チャンネルｃｈ１〜
ｃｈ４の音色コードＴＣを時分割的に読み出す。一方、
チャンネル選択コードＳｃｈは第１４図のＦＳ欄に示す
ように各チャンネルｃｈ１〜ｃｈ４を示すコード信号が
１チヤンネルにつき２４タイムスロット幅で時分割的に
生じるものである。ＲＡＭ１１８はこのコードＳＣｈに
従って各チャンネルｃｈｊ〜ｃｈ４のフィルタイネーブ
ル信号ＦＥｊ〜ＦＥ３を時分割的に読み出す。

ＲＡ、Ｍｌｏｏから読み出された音色コードＴＣはセレ
クタ１０１の制御入力に与えられる。セレクタ１０１は
音色コードＴＣの内容に応じてフィルタ係数ＲＯＭ９７
から読み出されたフィルタ係数を選択する。フィルタ係
数ＲＯＭ９７は、音色選択装置１２で選択可能な各種音
色に対応してフィルタ係数の組を予じめ記憶したもので
ある。前述の通り、１音色に対応する１組のフィルタ係
数は１５個のフィルタ係数に１〜に１５から成り、１個
のフィルタ係数が８ビツトであるため１組のフィルタ係
数は１２０ビツトのデータである。５ビツトの音色コー
ドＴＣによって選択可能な音色数は３２種類であるため
、ＲＯＭ９７には例えば３２組のフィルタ係数が夫々記
憶されている。タイミング信号発生回路４０から発生さ
れたフィルタ係数読み出し用の同期パルスＫＳＹＮＣが
ＲＯＭ９７に供給される。ＲＯＭ９７は、同期パルスＫ
ＳＹＮＣにもとづき所定のタイミングで、１２０ビツト
から成るフィルタ係数の組を時間的に／リアルに１ビツ
トづつ順次読み出し、かっこの７リアル読み出しを全音
色に関して同時に並列的に行なう。、並列的に読み出さ
れた各組のシリアルフィルタ係数データの各々の状態は
前述の第１２図（ａ）のようになっている。

ＲＯＭ９７から読み出された各音色毎のフィルタ係数の
シリアルデータはセレクタ１０１に入力される。セレク
タ１０１はＲＡＭ１００から時分割的に与えられた音色
コードＴＣに従って１組のシリアルフィルタ係数データ
を選択する。１チヤンネルに関する音色コードＴＣがセ
レクタ１０１に与えられる１２０タイムスロツトの時間
幅に同期して、ＲＯＭ９７では１２０ビツト分の１組の
フィルタ係数のシリアル読み出しが繰返し行なわれるよ
うになっている。一方、ＲＡＭ１００から読み出される
音色コードＴＣの内容はチャンネル選択コードＫ　ｃ　
ｈに応じて１２０タイムヌロツト毎に時分割的で変化す
る。従って、各フィルタチャンネルＣｈ１〜ｃｈ４に対
応して選択された音色に対応する４組のフィルタ係数の
７リアルデータが１２０タイムスロツト毎に時分割でセ
レクタ１０１から出力される。このセレクタ１０１から
出力されたシリアルフィルタ係数データのチャンネル状
態は第１４図のに欄に示すものと同一である。

セレクタ１０１の出力はセレクタ１２０の入力Ａに与え
られる。セレクタ１２０の他の入力Ｂには外部記憶装置
２０（第１図）から読み出されたフィルタ係数の７リア
ルデータＫＯが端子Ｔ５を介して与えられる。このシリ
アルフィルタ係数データＫＯのシリアルデータ形式はセ
レクタ１０１から出力されるものと全く同じであり、４
チャンネルｃｈ１〜ｃｈ４分のシリアルフィルタ係数デ
ータが第１４図のに欄に示すように時分割多重化された
ものである。セレクタ１２０のＢ選択制御入力ＳＨには
フィルタ係数切換スイッチ２１（第１図）の出力信号Ｋ
Ｓが端子Ｔ４を介して与えられておＩＪ、Ａ選択制御人
力ＳＡにはこの信号ＫＳを反転したものが与えられる。

従って、スイッチ２１のオンまたはオフに応じて外部記
憶装置２０の出力またはセレクタ１０１の出力（すなわ
ちＲＯＭ９７の出力）の一方が選択される。こうしてセ
レクタ１２０で選択されたシリアルフィルタ係数データ
にはライン９６を介して極フィルタ４２の１段目のフィ
ルタユニットＬ１に入力される。

フィルタ係数外部記憶装置２０は、ディジタルフィルタ
部１４の内部に設けられるフィルタ係数ＲＯＭ９７と同
様な構成であってもよいが、キーＪ１ オン信号ＫＯＮにもとづき時間的に変化するフィルタ係
数を供給するよう々構成であってもよい。

後者のタイプの外部記憶装置２０の一例が第１７図に示
されている。第１７図において、フィルタ係数メモリ１
２１は、１音色に対して複数組のフィルタ係数を複数種
類の音色に対応して夫々予杉め記憶したもので、音色選
択装置１２（第１図、第１５図）から与えられる音色パ
ラメータＴＰ４に従って成るｌ音色に対応する複数組の
フィルタ係数を選択し、選択したフィルタ係数をアドレ
ス信号発生回路１２２から与えられるアドレス信号ＡＤ
Ｒ８に応じて時間経過に従って１組づつ順次読み出す。

アドレス信号発生回路１２２は、キーアサイナ１０（第
１図）から与えられるキーオン信号ＫＯＨにもとづき時
間的にその値が変化するアドレス信号ＡＤＲ８を発生し
、かつ、このアドレス信号ＡＤＲ８の時間的変化のパタ
ーンを音色パラメータＴＰ４に応じて制御する。

アドレス信号発生回路１２２におけるアドレス信号ＡＤ
Ｒ８の発生例を第１８図に示す。キーオン信号Ｋ　ＯＮ
の立上りに同期してアドレス信号ＡＤＲ８Ｏ値が「０」
にリセットされ、所定のアタックレートに従って該信号
ＡＤＲ８Ｏ値が「０」。

「１」、「２」・・・と順次増大していく。アドレス信
号ＡＤＲ３Ｏ値が所定のサスティン値Ａ８に達すると、
その増数が停止し、サスティン値Ａ８を維持する。やが
てキーオン信号ＫＯＮが立下ると、所定のディケイレー
トに従って該信号ＡＤＲ８のイ直がｒＡ８Ｊ、ｒＡ８＋
ＩＪ、ｒＡ８＋２Ｊ・・・と順次増大する。そして、最
終値１’ＮＪに達すると増大が停止し、キーオン信号Ｋ
ＯＮに応じたアドレス信号ＡＤＲ８の時間変化が終了す
る。フィルタ係数メモリ１２１において１音色に対応し
て配憶されているフィルタ係数の組数ばＮ組であり、ア
ドレス信号ＡＤＲ８Ｏ値「ｏ」乃至ｒＮ−ＩＪに応じて
各組のフィルタ係数が順次読み出される。

同、第１８図において、アタックレート、ディケイレー
ト、サスティン値Ａ８は音色パラメータＴＰ４に応じて
可変設定される。

同、各フィルタチャンネルＣｈ１〜ｃｈ４に割当てられ
る音色種類は予じめ判かつているので、選択された音色
がどのフィルタチャンネルＣｈ１〜ｃｈ４に属するのか
は音色パラメータＴＰ４の内容から自ずと判明する。従
って、フィルタ係数メモリ１２１では、各チャンネルｃ
ｈ１〜ｃｈ４に対応して選択された音色のフィルタ係数
を各チャンネルタイミングに対応して時分割で読み比す
ようにすることができる。こうして、フィルタ係数メモ
リ１２１からは、１２０ビツトから成る１組のフィルタ
係数のデータがパラレルに、かつ、各チャンネルｃｈ１
〜ｃｈ４毎に時分割で読み出され、しかもその１組のフ
ィルタ係数はアドレス信号ＡＤＲ８の変化に応じて時間
的に変化するものである。パラレル／シリアル変換器１
２６はメモリ１２１からパラレルに読み出された１２０
ビツトデータから成る１組のフィルタ係数を時間的にシ
リアルな（１２０タイムスロツトから成る）データに変
換するためのものである。シリアル変換の際の基準タイ
ミング信号として使用するために同期パルス５ＹＮＣが
利用される。こうして、外部記憶装置２０から供給され
るシリアルフィルタ係数データＫＯは、前述のように、
第１４図のＫｗＡに示すようなデータ形式である。

第１７図に示すような、時間的に変化するフィルタ係数
ＫＯを供給する記憶装置２０は、周波数特性が時間的に
変化する音色を実現する場合に役立つ。特に、人声音は
周波数特性が時間的に微妙に変化するので、人声音のた
めのフィルタ係数を供給するのに適している。すなわち
、所望の人声音の周波数特性変化に対応するようにフィ
ルタ係数を供給するようにフィルタ係数メモリ１２１及
びアドレス信号発生回路１２２を構成すればよいのであ
る。同、第１８図では、サスティン部では一定値Ａ８を
アドレス信号ＡＤＲ８として一定のフィルタ係数が読み
出されるようにしているが、これに限らず、サスティン
部においてもアドレス信号ＡＤＲ８Ｏ値を微妙に変化さ
せるようにしてもよい。例えば、サスティン部において
アドレス信号ＡＤＲ３Ｏ値を微妙に周期的に変化でせ、
フィルタ係数が僅かに周期的に変化するようにするのも
効果的である。

第１３図に戻ると、ＲＡＭ１１８から読み出されたフィ
ルタイネーブル信号ＦＥ１〜Ｆ”Ｅろは、入力制御回路
６７のアンド回路８６〜８５及び出力制御回路３９のア
ンド回路１２４，１２５，１２６に夫々入力される。ア
ンド回路８６〜８５のうちそこに入力されたフィルタイ
ネーブル信号ＦＥ１〜ＦＥ３が１＃となっているものが
動作可能となり、それに対応するシリアル楽音信号（Ｓ
□〜Ｓ３のうちいずれかｌ乃至複数）が選択されてシリ
アル加算器８６に入力される。前述の通り、ＲＡＭ１１
８から読み出されたフィルタイネーブル信号ＦＥ１〜Ｆ
Ｅ３０チャンネルｃｈ１〜ｃｈ４のタイミングは第１４
図のＦＳ欄に示すようなシリアル楽音信号８０〜Ｓ３の
チャンネルタイミングに一致している。従って、各フィ
ルタチャンネルＣｈ１〜ｃｈ４に対応して設定されてい
る組合せで各サブ系列のシリアル楽音信号Ｓ□〜Ｓ３が
選択される。

シリアル加算器８６の詳細について説明すると、加算器
１２７においてアンド回路８４がら与えられるシリアル
楽音信号Ｓ２とアンド回路８５から与えられるシリアル
楽音信号Ｓ３とを加算し、この加算器１２７の出力信号
とアンド回路８３から与えられるシリアル楽音信号Ｓ１
とを加算器１２８で加算する。加算器１２７，１２８は
共に、キャリイ人力Ｃ１を有するフルアダーであり、自
己のキャリイ出力Ｃ６＋、がアンド回路１２９，１３０
を介してキャリイ人力Ｃｉに夫々入力されるようになっ
ている。キャリイアウド信号が生じた加算タイミングと
キャリイ出力Ｃ８＋□から信号”ｌ　”が出力されるタ
イミングとの間にはｌタイムスロットの時間遅れがある
ものとする。第１１図（ｂ）に示したようにシリアル楽
音信号Ｓ□〜＄３においては上位ビットのデータはどよ
り遅いタイムスロットに割当てられている。従って、１
タイムスロツト遅れて出力Ｃ８十□　から出力されたキ
ャリイアウド信号をキャリイ人力Ｃｉに加えることによ
り、キャリイアウド信号をｌピット上位のデータに加算
することができる。アンド回路１２９，１６０の他の入
力にはタイミング信号発生回路４０から発生されたタイ
ミング信号Ｓ　Ｈを遅延回路１３１で１タイムスロツト
遅延した信号をインバータ１６２で反転したものが与え
られる。第１４図に示すようにタイミング信号５Ｒ４Ｉ
ｉ第２４．第４８゜第７２．　第９６タイムスロツトで
夫々１１′となる信号であり、これを１タイムスロツト
遅延した遅延回路１３１の出力信号は第２５．第４９．
第７３、第１タイムスロツトで夫々１１＃となる。

一方、シリアル楽音信号Ｓ工〜Ｓ３は第１１図（ｂ）の
ようであるため、各チャンネルＣｈ１〜ｃｈ４のシリア
ル楽音信号の最下位ピッ）　（ＬＳＢ）のタイミングで
遅延回路１６１の出力信号が“１″となり、インバータ
１３２の出力は０”となる。

その結果、各チャンネルＣｈ１〜ｃｈ４毎のシリアル加
算において、最下位ビン）（ＬＳＢＩのタイムスロット
において別のチャンネルのサインピノ１−（ＳＢ）の演
算によって生じたキャリイアウド信号がキャリイ人力Ｃ
ｉに与えられるのを禁止することができる。

一方、出力制御回路３９のアンド回路１２４〜１２６の
他の入力には制御コードＣ２が入力されている。後述す
るように、ゼロフィルり４６の出力信号２゜をこのディ
ジタルフィルタ回路装置ＤＦＣの出力楽音信号として使
用する場合には、制御コードＣＩ、Ｃ２のうちＣ２が必
らずｌＩＩとなるように定められている。従って、ゼロ
フィルタ４３の出力信号２゜を出力楽音信号として使用
する場合アンド回路１２４〜１２６が常時可能化され、
フィルタイネーブル信号ＦＥ１〜ＦＥ３の値に応じて該
アンド回路１２４〜１２６の出力が”ｌ″または”０＃
となる。このアンド回路１２４〜１２６の出力はアンド
回路９０，９１．９２に別々に入力される。一方、アン
ド回路１２４〜１２６の出力信号を反転した信号がアン
ド回路１３３゜１６４．１５５に別々に入力されており
、各アンド回路１６６〜１６５の他の入力には各サブ系
列のシリアル楽音信号Ｓ□〜Ｓ３が別々に入力される。

アンド回路９０と１３３の出力はオア回路１６６を介し
て出力端子Ｏ□に与えられ、アンド回路９１と１３４の
出力はオア回路１３７を介して出力端子０２に与えられ
、アンド回路９２と１６５の出力はオア回路１３８を介
して出力端子ｏ３に与えられる。

ゼロフィルタ４６の出力信号２゜を出力楽音信号として
使用する場合、フィルタイネーブル信号ＦＥ１〜Ｆ　Ｅ
　３が”ｌ”となるチャンネルタイミングに対応してゼ
ロフィルタ４６がら出力された信号Ｚ。が、”ｌ”とな
っている信号ＦＥ１〜ＦＥ６に対応するアンド回路９０
，９１．９２を介して各サブ系列に対応する出力端子ｏ
１．ｏ２．ｏ３に分配される。その場合、フィルタイネ
ーブル信号ＦＥＩ〜ＦＥ３が”０”となっているサブ系
列に対応するアンド回路１３３，１３４．１３５が可能
化され、フィルタを通らないシリアル基音信号Ｓ工〜Ｓ
３が出力端子Ｏ工、０□、ｏ３に導かれる。つまり、ゼ
ロフィルタ４６の出力信号２゜が分配されなかった出力
端子Ｏ工〜ｏ３に入力楽音信号Ｓ１〜Ｓ３がそのまま導
かれる。

一方、ゼロフィルタ４６の出力信号Ｚ。を出力楽音信号
として使用しない場合は、コードｃ２が”０”であり、
アンド回路１３６〜１６５が常時可能化されると共にア
ンド回路９０〜９２が常時不能化され、すべての出力端
子０１〜０３に入力楽音信号８１−８３がそのまま導か
れる。

第１３図における極フィルタ４２及びゼロフィルタ４６
は第９図及び第１θ図に示しまたものと同じものを用い
ることができる。ところで、第９図、第１０図では基本
構成のみが示されており、シリ並 アルフィルタ係数データＫを字列データに変換し８１に
分配するための回路及び複数チャンネルＣｈ１〜ｃｈ４
に関する時分割的フィルタ演算を可能にする回路及びシ
リアルフィルタ演算を可能にする回路等については図示
を省略しである。そこで、第９図に示すような基本構成
から成る極フィルタ４２のフィルタユニッ）Ｌｌ乃至Ｌ
１２の詳細例につき第１９図を参照して説明し、その次
にゼロフィルタ４６の詳細例につき説明する。

第１９図は極フィルタ４２の１段目のフィルタユニッ）
Ｌｌの詳細例を示したものである。他のフィルタユニッ
トＬ２乃至Ｌ１２もこれと全く同一もしくはほぼ同一構
成である。第９図の加算器６１．６２．６３及び遅延回
路６５．６６．６７に相当する回路は第１９図でも同一
符号が付しである。また、第９図の乗算器６４に相当す
る回路部分は第１９図では同一符号を用いて包括的に示
しである。

タイミング信号ＫＬ、ＬＤ、ＳＲを利用してシリアルフ
ィルタ係数データＫをパラレル変換し、乗算器６４に分
配する係数分配回路１３９は第９図では省略されていた
が第１９図では図示されている。この回路１３９につき
、まず説明する。同１図においてｌタイムスロットの遅
延を行なう遅延回路はｒＤＪなる記号を記したブロック
によって＋１）１ 表示するものとし、特に説真を要する場合を除き個々の
１タイムスロット遅延回路の参照番号は省略する。係数
分配回路１６９は遅延回路列１４０゜１４２．１４３と
ラッチ回路１４１及びフィルタ係数記憶装置１４４を含
んでいる。８個の１タイムスロット遅延回路を縦続接続
した遅延回路列（すなわち８ステージの直列シフト並列
出力型シフトレジヌタ）１４０と、この遅延回路列１４
０の各遅延回路出力を夫々、入力した８個の１ビツト型
ラッチ回路から成るラッチ回路１４１は、シリアルフィ
ルタ係数データＫをパラレル変換するためのものである
。遅延回路列１４０にはシリアルフィルタ係数データＫ
が入力される。このデータには各遅延回路で順次シフト
されて８タイムスロツト後に次段のフィルタユニッ）Ｌ
２に与えられる。

ラッチ回路１４１の各ラッチ制御入力しにはタイミング
信号ＫＬが与えられており、この信号ＫＬが“１”のと
き遅延回路列１４０の各遅延回路の出力を各ラッチ回路
にラッチする。同、この例ではラッチ回路１４１の出力
タイミングはラッチタイミングから１タイムスロツト遅
れるものとする。

１４２及び１４３は１４０と同様に８個の１タイムスロ
ット遅延回路を縦続接続した遅延回路列（直列シフト並
列出力型シフトレジスフ）である。

遅延回路列１４２にはタイミング信号ＬＤが入力され、
１４６にはタイミング信号ＳＨが入力される。これらの
信号ＬＤ、ＳＩ（は遅延回路列１４２゜１４６の各遅延
回路で順次遅延され、８タイムスロツト後に次段のフィ
ルタユニッ）Ｌ２に与えられる。

遅延回路列１４０，１４２，１４３及びラッチ回路１４
１と同様の回路は他のフィルタユニットＬ２乃至り、１
２にも設けられている。従って、シリアルフィルタ係数
データに１　タイミング信号ＬＤ。

ＳＨは各フィルタユニットＬ１乃至Ｌ１２で８タイムス
ロツトずつ順次遅延される。一方、タイミング信号ＫＬ
は遅延されることなく各フィルタユニッ）Ｌｌ乃至Ｌ１
２に同時に供給される。また、極フィルタ４２の最終段
のフィルタユニットＬ１２から出力されたデータに１個
号ＫＬ、ＫＤ、ＳＲはライン９３．９４（第１３図）を
ヅｒしてゼロフィルタ４３に入力される。後述するよう
に、ゼロフィルタ４６０３つの乗算器７３．７４．８１
（第１Ｏ図）に対応して第１９図の係数分配回路１６９
（遅延回路列１４０，１４２，１４３、ラッチ回路１４
１、記憶装置１４４）と同様の回路が設けられており、
ライン９３．９４から入力されたデータに１　タイミン
グ信号ＬＤ、ＳＲはゼロフィルり４６０３段の演算段で
夫々８タイムスロツトずつ順次遅延される。また、タイ
ミング信号ＫＬは遅延されることなく、ゼロフィルタ４
６の各演算段に同時に供給される。

タイミング信号発生回路４０（第１３図）からライン９
５を弁じて１段目のフィルタユニットＬ１に与えられる
各タイミング信号ＫＬ、ＬＤ、ＳＨのパルス発生タイミ
ングは前述の通り第１４図のようになっている。また、
セレクタ８７（第１３図）から１段目のフィルタユニッ
トＬ１に与えられるシリアル楽音信号ＦＳのチャンネル
タイミング、及びセレクタ１２０（第１３図）からライ
／９６を介してユニットＬ１に与えられるシリアルフィ
ルタ係数データにのチャンネルタイミングも第１４図の
通りである。

第１４図から明らか人ように、１チャンネル分のフィル
タ係数データにのシリアル送出を完了した直後にタイミ
ング信号ＫＬが発生される。第１２図（ａ）に示すよう
に１チャンネル分のシリアルフィルタ係数データには後
段の演算段（乗算器８１゜７４．７３、フィルタユニッ
トＬ１２〜Ｌｌ）に対応するもの（Ｋ□５．に□４．・
・・Ｋ１）から順に送出される。従って、タイミング信
号ＫＬが発生したとき、個々の極フィルタユニツ）Ｌｌ
乃至Ｌ１２及びゼロフィルタ演算段に対応する８ビツト
のフィルタ係数に１〜によ、は、各々に対応する所定の
演算段の遅延回路列（第１９図の１４０に相当するもの
）に丁度入っており、これらが各演算膜内のラッチ回路
（第１９図の１４１に相当するもの）に夫々ラッチされ
る。こうして、シリアルフィルタ係数データＫが夫々所
定のフィルタユニットＬ１乃至Ｌ１２及びゼロフィルタ
演算段において並列データに０〜によ、に変換される。

この並列データは次のラッチタイミングが到来するまで
ラッチ回路（第１９図では１４１）で保持される。例え
ば、第１４図に示す第１サンプリング周期の第２゜３．
ノイムスロットでタイミング信号ＫＬが発生したときは
チャンネルｃｈ４のフィルタ係数データが各ユニッ）Ｌ
ｌ乃至Ｌ１２及びゼロフィルタ演算段のラッチ回路（第
１９図の１４１）に夫々ラッチされ、次に第２サンプリ
ング周期の第４７タイムスロツトでタイミング信号ＫＬ
が発生するまでチャンネルｃｈ４のフィルタ係数が保持
される。従って、ラッチ回路１４１から出力されるフィ
ルタ係数のチャンネルｃｈ１乃至ｃｈ４を示すと、第１
４図のＫＤのようになる。

第１９図において、フィルタ係数記憶装置１４４は各チ
ャンネルｃｈ１乃至ｃｈ４のフィルタ係数を夫々記憶し
、これらを各チャンネルのシリアル楽音信号ＦＳのタイ
ミングに合わせて乗算器６４に供給するためのものであ
る。フィルタ係数記憶装置１４４は、フィルタ係数の各
ビットに対応する８個のシフトレジスタＳＲ１乃至ＳＲ
８から成る。８ビツトから成るフィルタ係数の各ビット
をラッチした各ラッチ回路１４１の出力は、各々に対応
するシフトレジスタＳＲ１乃至ＳＲ８のＫＤｉ入力に加
えられる。シフトレジスタＳＲ１乃至ＳＲ８のうちＳＲ
１がフィルタ係数の最下位ビット（ＬＳＩ３）に対応し
、ＳＲ７が係数の最上位ピッ）（ＭＳＢ）に対応し、Ｓ
Ｒ８がサインビット（ＳＢ）に対応する。同、８ビツト
のフィルタ係数データはサイン・マグニチュード形式で
表わすものとし、下位７ビツトでフィルタ係数の絶対値
を表わし、その上位のサインピッ）　（ＳＢ）で係数の
正負符号じｏ’のとき正、”ｌ”のとき負）を表わす。

係数の最上位ビット（ＭＳＢ）すなわちシフトレジスタ
ＳＲ７に対応するビットの重みが１０進数の０．５であ
るとする。

フィルタユニットＬ１に入力されたタイミング信号ＳＨ
及びＬＤはシフトレジスタＳＲ１のＳＨｉ入力及びＬＤ
ｉ入力に夫々入力される。また、遅延回路列１４２及び
１４３でこれらの信号ＬＤ。

ＳＲを順次遅延したものがシフトレジスタＳＲ２乃至Ｓ
Ｒ８のＳＨｉ入力及びＬＤ１人カに夫々入力される。同
、遅延回路列１４２，１４３における５段目の遅延回路
１４５．１＝４６はどのレジスタにも入力されないが、
これは乗算器６４における後述の演算時間遅れに合わせ
るために設けられたものである。

シフトレジスタＳＲ１乃至ＳＲ８の各々は第２０図に示
すように構成されている。ｌタイムスロットの遅延時間
をもつ４つの遅延回路１４７，１４８゜１４９．１５０
によって４ステージのシフトレジスタが構成されている
。ＫＤｉはデータ入力であり、ＬＤｌは新データ取り込
み制御入力、ＳＨｌはシフト制御入力である。ＫＤｉ入
力に与えられた新データは、ＬＤｉ入力とＳＨｉ入力の
両方に信号”ｌ＃が与えられたときアンド回路１５１及
びオア回路１６０を介して１ステージ目の遅延回路１４
７に取り込まれる。ＳＨ１入力の信号が”０”のとき、
この信号を反転したインバータ１６４の出力がｌ”であ
り、ホールド用のアンド回路１５３．１５５，１５７．
１５９が可能化されて各遅延回路１４７，１４８，１４
９．１５０の出力が該アンド回路１５３，１５５，１５
７．１５９及びオア回路１６０，１６１，１６２，１６
３を介して自己保持される。ＳＨｉ入力の信号が１”の
とき上記ホールド用のアンド回路１５３．１５５゜１５
７．１５９が不能化され、シフト用アンド回路１５２，
１５４，１５６．１５８が可能化される。これにより、
１ステージ目の遅延回路１４７の出力Ｑ１は２ステージ
目の遅延回路１４８に、２ステージ目の出力Ｑ２は３ス
テージ目の遅延回路１４９に、３ステージ目の出力Ｑ６
は４ステージ目の遅延回路１５０に、４ステージ目の出
力Ｑ４は１ステージ目の遅延回路１４７に、夫々シフト
される。同、ＬＤｉ入力の信号をインバータ１６５で反
転した信号がアンド回路１５２に入力されており、新デ
ータを１ステージ目の遅延回路１４７に取り込むときは
４ステージ目の出力Ｑ４が１ステージ目にシフトされる
のを禁止している。以上の構成によって、タイミング信
号ＬＤにもとづく信号゛ｌ”がＬＤｉ入力に与えられる
毎に（１２０タイムスロツト毎に）フィルタ係数データ
がラッーＦ−回路１４１　（第１９図）からシフトレジ
スタＳＲ１乃至ＳＲ８の１ステージ目に取込まれ、かつ
タイミング信号ＳＲにもとづく信号”ｌ”がＳＨｉ入力
に与えられる毎に（２４タイムスロツト毎に）各シフト
レジスタＳＲ１乃至ＳＲ８の各ステージのデータが次段
にシフトされる。

１段目のフィルタユニットＬ１のシフトレジスタＳＲ１
についてみてみると、ＫＤ１人力を介してｌステージ目
の遅延回路１４７にラッチ回路１４１のフィルタ係数デ
ータが取込まれるのはタイミング信号ＬＤの発生時であ
る。すなわち、第１サンプリング周期の第２４タイムス
ロツトではチャンネルｃｈ４のフィルタ係数データが、
第２サンプリング周期の第４８タイムスロツトではチャ
ンネルｃｈ１のデータが、第３サンプリング周期の第７
２タイムスロツトではチャンネルｃｈ２のデータが、第
４ザンプリング周期の第９６タイムスロツトではチャン
ネルｃｈ３のデータが、夫々１ステージ目に取込まれる
（第１４図のＬＤ及びＫＤ及びＬｌのＳＲｊ参照）。タ
イミング信号ＬＤの１周期の間にタイミング信号ＳＨが
５回発生するので、シフトレジスタＳＲ１におけるシフ
トは５回行なわれる。従って、第１サンプリング周期の
第２４タイム７０ツトで１ステージ目の遅延回路１４７
に取り込んだチャンネルｃｈ４のデータは、第４８．７
２，９６．２４タイムスロツトで信号ＳＲが発生する毎
に（第１４図のＳＨ参照）、２ステージ目、３ステージ
目、４ステージ目、ｌステージ目と順にシフトされ、次
に第２サンプリング周期の第４８タイムスロツトでチャ
ンネルｃｈ１のデータが１ステージ目の遅延回路１４７
に取込まれるとき、先に取込んだチャンネルｃｈ４のデ
ータは２ステージ目の遅延回路１４８にシフトされる。

こうして、シフトレジスタＳＲ１の各ステージ（遅延回
路１４７〜１５０）に各チャンネルｃｈ１乃至ｃｈ４の
フィルタ係数データが順次取込まれる。タイミング信号
ＬＤの４周期すなわち５サンプリング周期で、シフトレ
ジスタＳＲ１における各チャンネルｃｈ１乃至ｃｈ４の
フィルタ係数データの書替えが１通り完了する。そして
、この書替えは５サンプリング周期毎に繰返し行なわれ
る。以上のような制御によって、１段目のフィルタユニ
ットＬ１のシフトレジスタＳＲ１の各ステージ（遅延回
路１４７〜１５０）の出力Ｑ１゜Ｑ２．Ｑ３．Ｑ４に現
われるフィルタ係数のチャンネルｃｈ１乃至ｃｈ４は、
第１４図のＬｌのＳＲ１に示すように変化する。

第１９図に戻ると、フィルタユニットＬ１における他の
シフトレジスタＳＲ２乃至ＳＲ８のＳＨｉ入力及びＬＤ
ｉ入力にはシフトレジスタＳＲＩのＳ　Ｈｉ入力及びＬ
Ｄｉ入力に加わる信号ＳＲ及びＬＤを夫々順次１タイム
スロツトづつ遅延した信号が加わる。従って、これらの
シフトレジスタＳＲ２乃至ＳＲ８における各ステージの
出力Ｑ１〜Ｑ４の変化のパターンは第１４図のＬｌのＳ
Ｒ１に示したシフトレジスタＳＲ１のそれと同じだが、
その変化のタイミングが順次１タイムスロツトづつ遅れ
たものとなる。但し、シフトレジスタＳＲ５とＳＲ６と
の間には余分の遅延回路１４５．１４６が設けられてい
るのでシフトレジスタＳＲ６における変化のタイミング
（シフトタイミング）はＳＲ５のそれよりも２タイムス
ロツト遅れる。

こうして、１つのフィルタユニットにつき合計８タイム
スロツトの遅れを出しながら各７フトレジスタＳＲ１乃
至ＳＲ８の変化タイミング（シフトタイミング）が順次
ずれてゆく。

第１９図のフィルタユニッ）Ｌｌにおいては、シフトレ
ジスタＳＲ１乃至ＳＲ８の出力Ｑとして４ステージ目の
出力Ｑ４（第２０図参照）が取り出され、乗算器６４に
入力される。

さて、顔向入力端子ＦＳ−ＩＮ（ＦＳｉ　）から入力さ
れたシリアル楽音信号ＦＳはインバータ１６６で反転さ
れて、加算器６１のＢ入力に与えられる。加算器６１は
全加算器であり、遅延回路６６を介して次段のフィルタ
ユニッ）Ｒ２からフィードバックされる楽音信号がＡ入
力に与えられる。

ＣＯ＋１はキャリイアウド出力であり、キャリイアウド
信号が生じた加算タイミングとこの出力Ｃ８＋１に信号
゛ｌ″が出力されるタイミングとの間にはｌタイムスロ
ットの時間遅れがあるものとする。

キャリイアウド出力Ｃ６＋１の高力信号はオア回路２を
介して加算器６１のＣ１入力に与えられる。

第１１図（ｂ）に示したようにシリアル楽音信号ＦＳに
おいては上位ビットのデータはどより遅いタイムスロッ
トに割当てられている。従って、ｌタイムスロット遅れ
で出力Ｃ８＋□から出力されたキャリイアウド信号をＣ
１入力に加えることにより、キャリイアウド信号を１ビ
ツト上位のデータに加算することができる。オア回路２
の他の入力には遅延回路列１４６の１段目の遅延回路１
６７から出力される信号ＳＨ１が与えられる。この信号
ＳＨ１は第１４図に示すように発生するタイミング信号
ＳＨを１タイムスロツト遅延させたものであり、第２５
、第４９、第７３及び第１タイムスロツトにおいて”１
”となる信号である。一方、入力端子ＦＳ−ＩＮ（ＦＳ
ｉ　）に入力されるシリアル楽音信号ＦＳは第１１図（
ｂ）のようであるため、各チャンネルｃｂ１乃至ｃｈ４
のシリアル楽音信号の最下位ピッ）　（ＬＳＢ）のタイ
ミングに対応して信号ＳＨ１が”ｌ”となることになり
、加算器６１では最下位ビット（ＬＳＢ）のタイミング
で繰返し１″が加算される。この掃作は、入力端子ＦＳ
−ＩＮから加算器６１のＢ入力に与えられる楽音信号Ｆ
Ｓを負の値に変換するためのものである。すなわち、楽
音信号ＦＳをインバータ１６６で反転し、その最下位ピ
ッ）（ＬＳＢ、）に１を加算することにより、２の補数
形式の負の値に変換する操作が行なわれている。尚、入
力端子ＦＳ−ＩＮに与えられる楽音信号ＦＳも負の値は
２の補数形式で表わされているものとする。従って、楽
音信号ＦＳが負の値のときは、上記インバータ１６６及
び信号ＳＨ１による２の補数化操作によって実質的に正
の値に変換されることになる。こうして、加算器６１で
は、逆向入力端子ＢＳ−ＩＮ及び遅延回路６６を介して
Ａ入力に与えられるフィードバックされた楽音信号の振
幅データから順向入力端子ＦＳ−ＩＮに与えられた楽音
信号の加算器６１の出力は遅延回路１６，８に入力され
ると共にラッチ回路１６９のデータ入力に与えられる。

加算器６１と遅延回路１６８との間に示された入カポイ
ンドＰ１から後述のオア回路２０２の出力側に示された
出カポインドＰ６までの部分が乗算器６４に相当する。

フィードバック楽音信号と入力楽音信号ＦＳとの差を示
す加算器６１の出力信号は遅延回路１６８で２４タイム
スロツト遅延され、排他オア回路６に与えられる。排他
オア回路３の出力は加算器４のＡ入力に与えられる。

遅延回路１６８、ラッチ回路１６９、排他オア回路６及
び加算器４は、２の補数形式で表わされた加算器６１の
出力信号をサイン・マグニチュード（サインビットと絶
対値）形式に変換するためのものである。

ラッチ回路１６９のラッチ制御入力しにはタイミング信
号ＳＨが入力される。信号ＳＨが発生する第２４タイム
スロツトまたは第４８、第７２、第９６タイムスロツト
では、加算器６１からはサインピッ）　（ＳＢ）を表わ
す信号が出力されている（第１１図（ｂ）参照）。従っ
て、サインビット（ＳＢ）の値がラッチ回路１６９にラ
ッチされる。

このラッチ回路１６９の出力は排他オア回路３及びアン
ド回路５に与えられる。例えば、第２４タイムスロツト
でチャンネルＣｈ１に関するサインピッ）（ＳＢ）’！
ｒランチし、ラッチした信号を第２５タイムスロツトか
ら第４８タイムスロツトまでの２４タイムスロツトの間
該ラッチ回路１６９から出力しているとき、第１乃至第
２４タイムスロツトで加算器６１から出力されたチャン
ネルＣｈ１に関する信号を２４タイムスロツト遅延した
信号が遅延回路１６８から出力される。従って、ラッチ
回路１６９から出力されるサインビット信号と遅延回路
１６８から出力される信号のチャンネルは合致している
。ラッチ回路１６９にラッチされたサインビット信号が
ＩＩ　ＯＩＩすなわち正のとき、遅延回路１６８の出力
信号は排他・オア回路３をそのまま通過し、加算器４の
Ａ入力を介してＳ出力からそのまま出力される′。サイ
ンビット信号が１”すなわち負のとき、遅延回路１６８
の出力信号は排他オア回路３で反転される。このときラ
ッチ回路１６９の出力″１”によってアンド回路５が可
能化され、信号ＳＨ１のタイミングでアンド回路５から
１”が出力され、オア回路６を介して加算器４のＣｉ大
入力ＩＩ　１１１が与えられる。

この信号ＳＨ１はタイミング信号ＳＨ’ｉｌタイムスロ
ット遅延した信号であり、最下位ビットに対応している
。例えば、チャンネルｃｈ１に関する信号が遅延回路１
６８から出力される第２５乃至第４８タイムスロツトに
おいては、第２５タイムスロツトで信号ＳＨ１がｎ　Ｉ
　ＩＩとなり、最下位ビットに関する排他オア回路６の
出力信号に対して加算器４で１が加算される。加算の結
果生じたキャリイアウド信号はｌタイムスロット遅れて
出力ＣＯ＋１から出力され、アンド回路７、オア回路６
を介してＣｉ大入力与えられる。アンド回路７の他の入
力には信号ＳＨ１をインバータ１７０で反転した信号Ｓ
Ｈ１が与えられる。最下位ビットの演算タイミングでは
信号ＳＨ１のＩＩ　ＯＩＩによってアンド回路７が不能
化され、演算タイミングが先行するチャンネルの最上位
ビットからのキャリイアウド信号を禁止するようにして
いる。排他オア回路３における反転と最下位ビットへの
１加算とによって、２の補数で表わされた負の値が絶対
値に変換される。

以上の構成によって、加算器４の出力Ｓからは加算器６
１の出力信号を絶対値で表わした信号ＦＳ’が出力され
る。この信号ＦＳ’の状態をチャンネルｃｈｊ乃至ｃｈ
４に関して示すと、第１４図のＦＳ’のようであり、入
力楽音信号ＦＳのタイミングよりも２４タイムスロツト
遅れている。

この信号ＦＳ’は第１１図（ｂ）に示す信号ＦＳと同様
に１チヤンネルにつき２４ビツト（タイムスロット）の
シリアルデータで１、最下位ビット・（ＬＳＢ）が先行
している。

乗算器６４では、加算器４から出力された２４ビツトの
シリアルデータＦＳ’に各シフトレジスタＳＲ１乃至Ｓ
Ｒ８から出力された８ビツトのフィルタ係数を乗算する
。２４ビツトと８ビツトのシリアル乗算では普通３２タ
イムスロット分の演算時間が必要であるが、２４タイム
スロツト毎に各系列の時分割演算を行なわねばならない
ため下位８ビット分の乗算結果は切捨て、ザインビット
も含めて上位２４ビット分の積を求めるようにしている
。乗算器６４は、シフトレジスタＳＲ１乃至ＳＲ７から
並列的に出力されるフィルタ係数の絶対値部分の各ビッ
トに対応する７個の乗算器部分Ｍｌ乃至Ｍ７を含んでい
る。これらの部分Ｍｌ乃至Ｍ７は順に縦続接続されてい
る。部分Ｍ４゜Ｍ５　、Ｍ６に関しては詳細図を省略し
たが、部分Ｍ２及びＭ３と同一構成である。

各部分Ｍｌ乃至Ｍ７は部分積を求めるためのアンド回路
１７１，１７２，１７３．・・・１７４を夫々含んでお
り、各アンド回路１７１乃至１７４に各シフトレジスタ
ＳＲ１乃至ＳＲ７から出力されるフィルタ係数の絶対値
部分の各ピッ）Ｋ、。

Ｋ２・・・Ｋ７が夫々入力される。また部分Ｍｌ乃至Ｍ
６は縦続接続された遅延回路１７５，１７６゜１７７・
・・を夫々含んでおり、加算器４の出力信号ＦＳ’をこ
れらの遅延回路１７５，１７６．１７７・・・で１タイ
ムスロツトずつ順次遅延し、各々の遅延出力を上記アン
ド回路１７２，１７３・・・１７４に夫々印加する。部
分Ｍ１のアンド回路１７１には遅延されていない信号Ｆ
Ｓ’が印加される。部分Ｍ２乃至Ｍ７は加算器１７８，
１７９．・・・１８０を夫々含んでおり、各アンド回路
１７１乃至１７４で求めた部分積をこれらの加算器１７
８乃至１８０で加算する。信号ＦＳ’が各遅延回路１７
５゜１７＜Ｓ、１７７で順次遅延されるので、個々のタ
イムスロット毎の各アンド回路１７１乃至１７４の出力
の重みは一致しており、従って加算器１７８乃至１８０
では同じ重み同士の部分積を加算することができる。

加算器１７８乃至１８０において、個々のビットの部分
積すなわちアンド回路１７２乃至１７４の出力はＡ入力
に夫々印加される。Ｂ入力には部分積もしくは部分積の
和がアンド回路１８１，１８２．１８６・・を介して入
力される。アンド回路１８１にはアンド回路１７１の出
力及びインノク−タ１７０の出力信号ＳＨ１が入力され
る。アンド回路１８２，１８３・・には加算器１７８，
１７９・・・の出力Ｓ及び上記信号ＳＨ１を遅延回路１
８４゜１８５．１８６・・・で順次遅延した信号が加わ
る。

これらのアンド回路１８１．１８２，１８３・・・は下
位の部分積を切捨てるためのものである。各加算器１７
８，１７９．・・・１８０のキャリイアウド出力ＣＯ＋
１はアンド回路１８８，１８９＝−１９０を介してキャ
リイイン入力ＣＩに入力される。アンド回路１８８，１
８９・・１９０の他の入力には信号ＳＨＩを遅延回路１
８４，１８５，１８６・・で順次遅延した信号が加わる
。アンド回路１８８゜１８９・・・１９０は同チャンネ
ルに関するキャリイアウド信号の加算を可能にする一方
で、演算タイミングが先行する別のチャンネルの最上位
ビットに関するキャリイアウド信号がその次のチャンネ
ルの最下位ビットに加算されないようにするためのもの
である。

部分Ｍ５とＭ６の間に設けられた遅延回路１９１゜１９
２．１９３は、部分Ｍｌ乃至Ｍ５におけるアンド回路１
８１，１８２．１８３・・・及び加算器１７８．１７９
・・・の動作遅れを補償するためのものである。これら
の部分Ｍｌ乃至Ｍ５における演算動作遅れ時間の合計（
これは１タイムスロツトに満たないものである）を遅延
回路１９２でタイムスロットの変化に同期させて１タイ
ムスロツトの遅れとし、かつ、これに合わせるために遅
延回路１７５，１７６．１７７の経路に遅延回路１９１
を挿入し、遅延回路１８４，１８５．１８６　・の経路
に遅延回路１９３を挿入しである。また、この遅れに合
わせるため、遅延回路列１４２及び１４６に余分の遅延
回路１４５．１４６が挿入されている。

こうして、信号ＦＳ’とフィルタ係数の絶対値部分（ビ
ットに１〜に？）との積に相当するシリアルデータが部
分Ｍ７の加算器１８０から出力される。この加算器１８
０の出力は排他オア回路１９４を介して加算器１９５の
Ａ入力に加わる。排他オア回路１９４及び加算器１９５
は信号ＦＳ’とフィルタ係数のサインビット同士の乗算
結果に応じて積を２の補数形式に変換するためのもので
ある。フィルタ係数のサインピッ）（，５Ｂ）ｉ示すデ
ータに８はシフトレジスタＳＲ８から排他オア回路１９
６に入力される。信号ＦＳ’のサインビットはラッチ回
路１６９にラッチされている。

このラッチ回路１６９の出力信号をシフトレジスタＳＲ
８の出力に同期させるためにラッチ回路１９７が設けら
れており、ラッチ回路１６９の出力を遅延回路列１４３
の８段目の遅延回路１９８の出力が°“１″となるタイ
ミングでラッチする。このラッチ回路１９７の出力が排
他オア回路１９６の他の入力に与えられる。ランチ回路
１９７のランチタイミングとシフトレジスタＳＲ８のシ
フトタイミングが同じであるため、同じチャンネルに関
するフィルタ係数のサインビットデータと信号ＦＳ′の
サインビットデータとが同期して排他オア回路１９６に
入３カされることになる。排他オア回路１９６は両者の
サインビットが不一致のとき負を示す”１″を出力し、
一致しているとき正を示すＯＩＩを出力する。この排他
オア回路１９６の出力が０″のときつまシ積のサインが
正のときは、加算器１８０の出力は排他オア回路１９４
及び加算器１９５をそのまま通過し、アンド回路１９９
に与えられる。排他オア回路１９６の出力が′°１”′
のときつまり積のサインが負のときは、加算器１８０の
出力は排他オア回路１９４で反転され、加算器１９５の
Ａ入力に加わる。加算器１９５のＣｉ大入力は、排他オ
ア回路１９６の出力が０１″のとき後述のように最下位
ビットのタイミングでアンド回路２００からオア回路２
０１を介して１″が与えられるようになっている。こう
して、負の値の積は２の補数形式に変換される。

２の補数形式で表わされた積は加算器１９５からアンド
回路１９９及びオア回路２０２を介して加算器６２のＡ
入力に与えられる。尚、加算器１９５及び６２のキャリ
イアウド出力ＣＯ＋１のキャリイイン人力Ｃｉへの供給
を制御するアンド回路２０３及び２０４は前記アンド回
路１８８，１８９゜・・１９０と同じ目的で設けられた
ものである。

加算器１８０の出力を入力したオア回路２０５、アンド
回路２０６、遅延回路２０７から成るループは積が全ビ
ット°′０”であるか否かを検出するためのものである
。信号ＳＨ１を７タイムスロツト遅延した信号ＳＨ８が
アンド回路２０６に加えられておシ、このループの記憶
内容がこの信号ＳＨ８によってリセットされる。加算器
１８０の出力が１度でもｎ　Ｉ　ＩＩになると、このル
ープ２０５゜２０６．２０７に°１″が記憶される。加
算器１８０の出力が１度もＩＩ　Ｉ　ＩＩにならなかっ
たとき、すなわち積がオール１１０１＋のときこのルー
プ２０５〜２０７にはｎ　Ｉ　ＩＩが記憶されず、ＩＩ
　ＯＩＩのままである。遅延回路２０７及び排他オア回
路１９６の出力がアンド回路２０８に入力されている。

積がオール“０″でなければ、排他オア回路１９６の出
力すなわちサインビットの積がそのままアンド回路２０
８を通過する。積がオール“０″ならば、アンド回路２
０８が不能化され、排他オア回路１９６の出力の如何に
かかわらず該アンド回路２０８の出力は０”′（つまシ
正のサインを示す）となる。アンド回路２０８の出力は
アンド回路２０９及びオア回路２０２を介して加算器６
２のＡ入力に与えられる。アンド回路２０９は信号ＳＨ
３をインバータ２１０で反転した信号によってサインビ
ットのタイミングでだけ可能化されるようになっている
。従って、アンド回路２０８の出力が積のサインビット
を示すものとなり、積がオール”０”のときはサインビ
ットは強制的に′０”つまり正とされる。

次に、第１９図及び第２１図を参照して演算動作の細部
につき説明する。第２１図のタイムスロットの欄には第
１サンプリング周期の第２５タイムスロツト乃至第５６
タイムスロツトが示されている。ここに示された合計３
２タイムスロツトを利用してチャンネルｃｈ’ｌに関す
る２４ビツトの信号ＦＳ’と８ビツトのフィルタ係数と
の乗算が行なわれる。ただし３２タイムスロツトのうち
最初の８タイムスロツト（第２５乃至第３２タイムスロ
ツト）はチャンネルＣ１１１に先行するチャンネルｃｈ
４に関する上位ビットの演算タイミングでもあシ、この
部分ではチャンネルｃｈ４に関する演算を優先し、チャ
ンネルｃｈｌに関する演算は切捨てるようにしている。

従って、チャンネルｃｈｊに関する実質的な乗算演算が
行なわれるのは第３３乃至第５６タイムスロソトの合計
２４タイムスロツトの期間においてである。

第２１図のＫｌ乃至に８の欄にはシフトレジスタＳＲ１
乃至ＳＲ８から並列的に出力されるフィルタ係数の各ビ
ットに１乃至に８の状態がチャンネルＣｈ１乃至ｃｈ４
に関して示されている。シフトレジスタＳＲ１から出力
されるフィルタ係数の最下位ビットＫｌは、第１４図の
ＬｌのＳＲ１欄のＱ４にも示したように第２５タイムス
ロツト乃至第４８タイムスロツトの間チャンネルＣｈ１
に関するものであり、第４９タイムスロツトからはチャ
ンネルｃｈ２に関するものに切換わる。前述の通り、シ
フトレジスタＳＲ１乃至ＳＲ８のシフトタイミングは１
タイムスロツトずつ順次ずれているので、シフトレジス
タＳＲ２から出力されるビットに２は第２６タイムスロ
ツトでチャンネルｃｈ１に関するものに切換わシ、Ｋ３
乃至に７に関しては、第２１図に示していないが、第２
７・第２８、第２９、第３１、第３２タイムスロツトで
夫々チャンネルｃｈ１に切換わる。そして、シフトレジ
スタＳＲ８から出力されるビット　Ｋ８は第３３タイム
スロツトでチャンネルｃｈ１に切換わる。尚、余分の遅
延回路１４５．１４６が設けられていることにより、シ
フトレジスタＳＲ６から出力されるビットに６は第３０
タイムスロツトではなく第３１タイムスロツトでチャン
ネルｃｈ１に切換わる。

第２１図のＦＳ′の欄には加算器４からシリアルに出力
される信号ＦＳ’の状態を示した。第１４図のＦＳ’の
欄にも示したように第２５から第４８タイムスロツトま
での２４タイムスロツトの間チャンネルＣｈ１に関する
信号ＦＳ’が出力される。

第２１図には、このチャンネルｃｈ１に関する信号ＦＳ
’の各ピッ）　Ｆｌ乃至Ｆ２４のタイミングが示されて
いる。Ｆｌが最下位ピッ）　（ＬＳＢ）である。

第２１図の１７１乃至１７４の欄には、各乗算器部分Ｍ
１乃至Ｍ７の部分積演算用アンド回路−１７１乃至１７
４において各タイムスロット毎に実行されるチャンネル
ｃｈ１に関する部分積演算の状態が示されている。例え
ば、「Ｆｌ・ＫｔＪは信号ＦＳ’の最下位ビットＦｌに
フィルタ係数の最下位ビットに１を乗算することを示す
。図から明らかなように、部分Ｍ１のアンド回路１７１
では下位ビットから順にシリアルに与えられる信号ＦＳ
’の各ビットＦＩ　ＨＦ２　）　Ｆ　３・・・Ｆ２４に
対して常にフィルタ係数の最下位ビットＫｌが乗算され
る。

ビットＫｌがチャンネルｃｈｌに切換わるタイミングと
チャンネルｃｈ１の信号ＦＳ’の最下位ビットＦｌがア
ンド回路１７１に与えられるタイミングとが一致してお
り、すなわちそれは第２５タイムスロツトであり、この
第２５タイムスロフトでアンド回路１７１から部分積ｒ
　Ｆｌ・Ｋ＋　Ｊが出力される。従って、ビットＫｌが
チャンネルＣｈ１に関する値を維持する２４タイムスロ
ツト（第２５から第４８タイムスロツトまで）の間で、
第２１図に示すように、信号ＦＳ’の各ビットＦＩ乃至
第２４とフィルタ係数の最下位ビットに！との部分積「
Ｆｌ−Ｋｌ」乃至「Ｆ２４・ＫｌＪがアンド回路１７１
で順次求められる。フィルタ係数の他のビン）　Ｆ２乃
至に７と信号ＦＳ’との乗算も上述と同様にして各部分
Ｍ２乃至Ｍ７のアンド回路１７２乃至１７４で夫々実行
される。ただし、信号ＦＳ’を遅延回路１７５，１７６
．１７７・・・で順次遅延したものと各ビットに２乃至
に７とを乗算するため、演算タイミングは第２１図に示
すように順次ずれている。

第２１図のＳＨｌ乃至ＳＨ９の欄には、信号ＳＨ１及び
この信号ＳＨ１を遅延回路１８４〜１８７で順次遅延し
た信号ＳＨ２乃至ＳＨ９の状態が示しである。遅延回路
１８４から出力される信号ＳＨ２は信号ＳＨ１よシも１
タイムスロツト遅れておシ、遅延回路１８５から出力さ
れる信号ＳＨ３は信号ＳＨ１よりも２タイムスロツト遅
れている。また、部分Ｍ６内の遅延回路（図示せず）か
ら出力される信号ＳＨ５は、信号ＳＨ１を７タイムスロ
ツト遅延したものである。部分Ｍ７の遅延回路１８７か
ら出力される信号ＳＨ９は信号ＳＨ８を更に１タイムズ
ロツト遅延したものである。

第２５タイムスロツトでは、信号ＳＨ１の′Ｏ″によっ
て部分Ｍ１のアンド回路１８１が不能化され、アンド回
路１７１から出力される部分積「Ｆｌ・Ｋｌ」が切捨て
られる。このとき部分Ｍ２乃至Ｍ７では演算タイミング
が先行するチャンネルＣｈ４の部分積を求めており、チ
ャンネルｃ１］４に関する乗算結果が乗算器６４から出
力される。

次の第２６タイムスロツトでは、信号ＳＨ２のＮ　ＯＩ
＋によって部分Ｍ２のアンド回路１８２が不能化され、
アンド回路１７１かも出力された部分積「Ｆ２・ＫｔＪ
とアンド回路１７２がら出力された部分積［Ｆｚ・Ｋｚ
ｊの和すなわち加算器１７８の出力が切捨てられる。こ
のとき部分Ｍ６乃至Ｍ７ではチャンネルｃｈ４の部分積
を求めており、チャンネルｃｈ４に関する乗算結果が乗
算器６４から出力される。

以後、第３１タイムスロツトまで、信号′ＳＨ１の遅延
信号ＳＨ３・・・によってチャンネルｃｈ１に関する乗
算結果が切捨てられる。すなわち、第３１タイムスロツ
トでは、信号ＳＨ１’ｔ６タイムスロツト遅延した信号
５Ｈ７（図示せず）によって郡部Ｍ６の加算器（図示せ
ず）の出力が禁止される。

このとき、この部分Ｍ６の加算器からは　［Ｆ６・Ｋ１
＋Ｆ５・Ｋ２＋Ｆ４・Ｋ３＋Ｆ３・Ｋ４＋Ｆ２・Ｋ５＋
Ｆ１・Ｋａｊなる部分積の和が出力されている。第２１
図を参照すると丁Ｆ６・ＫＩＪ、「Ｆ５・Ｋ２Ｊ、「Ｆ
４・ＫｓＪ・・・は第３０タイムスロツトのときの部分
積であるが、前述の通ｐ、部分Ｍｌ乃至Ｍ５の部分積の
和は遅延回路１９２で１タイムスロツト遅延されるので
、部分Ｍ６がらは第３１タイムスロツトで出力される。

第３２タイムスロツトでは、部分Ｍｌ乃至Ｍ７ではチャ
ンネルｃｈ１の乗算結果の切捨ては行なわれない。従っ
て、部分Ｍ７の加算器１８０がらはｒＦｔ　・Ｋ、＋Ｆ
６・Ｋ２＋Ｆ５・Ｋ３＋・・・十Ｆ１・Ｋ７Ｊ　　なる
部分積の和が出方される。しかし、この加算器１８０の
出力は排他オア回路１９４及び加算器１９５を経由して
アンド回路１９９に入力されておシ、このアンド回路１
９９の他の入力に加わる信号ＳＨ８の０″によって禁止
される。

従って、第３２タイムスロツトでもチャンネルＣｈ１の
乗算結果は切捨てられる。前述の通り、この第３２タイ
ムスロツトまでは、演算タイミングが先行するチャンネ
ルｃｈ４の乗算結果が乗算器６４から（その出力回路で
あるオア回路２０２から）出力される。

第３３タイムスロツトから第４８タイムスロツトまでは
信号ＳＨｌ乃至ＳＨ８はすべて１″′であり、アンド回
路１８１，１８２．１８３・　１９９がすべて可能化さ
れている。従って、この間は、部分Ｍｌ乃至Ｍ７で求め
たチャ／ネルｃｈ１に関するすべての部分積の和が乗算
器６４から出力される。第４９タイムスロツトから第５
６タイムスロツトにおいて信号ＳＨｌ乃至ＳＨ８は順次
１１０　Ｉ＋となるが、これは次のチャンネルｃ　ｈ　
’ｌに関する部分積を切捨てるために作用し、チャンネ
ルｃｈｉに関する乗算結果は乗算器６４から確実に出力
される。従って、チャンネルｃｈ１に関する実質的な乗
算結果は第３３タイムスロツトから第５６タイムスロツ
トまでの２４タイムスロツトにおいて乗算器６４から出
力される。

チャンネルＣ１］１に関するシリアル乗算出力の各ビッ
トＳ１乃至８２３のタイミングを第２１図のＭｏｕｔの
欄に示す。第３３タイムスロツトで出力される乗算結果
の最下位ビットＳ、は、上述から明らかなように、下記
のような部分積の和から成る０更に、Ｓ２　＋　８３　
＋　”°Ｓ２１　＋　Ｓ２２　＋　Ｓ２３は下記の通り
である。

Ｓ、＝ｐ８・Ｋ、十Ｆ７・Ｋ２＋Ｆ６・Ｋ３＋　　十Ｆ
２・Ｋ７Ｓ２””Ｆ９・Ｋ、＋Ｆ８・Ｋ２＋Ｆ７・Ｋ３
＋・・・十Ｆ３・Ｋ７Ｓ３＝Ｆ１ｏ−に１＋Ｆ９・Ｋ２
＋Ｆ８・Ｋ３＋　・十Ｆ４・Ｋ７Ｓ２１”Ｆ２４・Ｋ５
＋Ｆ２３・Ｋ６＋Ｆ２□・Ｋ７８２２”ｌ”２４・Ｋ６
＋Ｆ２３・Ｋ７Ｓ　２３＝Ｆ２４　＋に７ 尚、信号ＦＳ’の最上位ビットＦ２４は加算器６１の出
力のサインビットの部分であり、正のとき”０”がその
まま排他オア回路６を通過し、負のときは″１ニーが排
他オア回路６で反転されてＯ″とされるので、Ｆ２４は
常に０″である。

第２１図から判かるように信号ＳＨ９は乗算出力の最下
位ビットＳ、のタイミングで０″となる。従って、この
信号ＳＨ９をインバータ２１１で反転したものをアンド
回路２００に入力することにより、加算器１９５におけ
る２の補数変換のだめの最下位ビットへの１加算を行な
うことができる。

また、オール゛′０″検出のためのループ２０５〜２０
７のアンド回路２０６には信号ＳＨ８が入力されている
。第２１図から判るように、信号ＳＨ８は乗算出力の最
下位ピッ）（Ｓｌ）の直前で０″となる。従って、新た
な乗算結果が加算器１８０から出力される直前に（例え
ば第３２タイムスロツトで）ルーフ”２０５〜２０７が
リセットされる。そして、加算器１８０から出力される
乗算結果のどのビットも０“の場合は、乗算出力の最上
位ピッ）（Ｓ２３）の出力タイミングの次のタイムスロ
ット（例えば第５６タイムスロソト）では依然として遅
延回路２０７から０”が出力されている。このように、
シリアル乗算出力の最上位ビット（８２３）のタイミン
グの次のタイムスロットで、乗算出力の全ビットが０″
か否かが正式に判かる。このとき、信号ＳＨ８をインバ
ータ２１０で反転した信号によってアンド回路２０９が
可能化され、乗算出力のサインビットを示すデータが選
択される。前述の通り、このサインビットデータは通常
は排他オア回路１９６の出力信号であるが、乗算出力が
オール“０″のときは遅延回路２０７の出力Ｉｆ　０１
１にもとづき強制的に”０″にされる。

こうして、オア回路２０２を経由して加算器６２の八人
力に与えられる乗算器６４の出力は、最下位ビットから
順に現われる２３ビツトのシリアルデータＳ１乃至Ｓ２
３であシ、その次のタイムスロットにサインビットが割
当てられているものである。また、負の値に関してはこ
れらの乗算出力データ　Ｓｌ乃至Ｓ２３は２の補数形式
で表現されている。

一方、加算器６２のＢ入力に遅延回路６５から与えられ
る楽音信号ｄＦＳは第２１図のようになっている。すな
わち、第１乃至第２４タイムスロツトの間で入力端子Ｆ
Ｓ−ＩＮに与えられたチャンネルＣｈ１の楽音信号ＦＳ
が遅延回路６５で３２タイムスロツト遅延されることに
より、遅延回路６５からは第３３乃至第５６タイムスロ
ソトの間でチャンネルＣｈ１の楽音信号ｄＦＳが出力さ
れる。従って、加算器６２のＡ入力とＢ入力に加わる信
号のチャンネルは一致しており、同じチャンネルの乗算
器出力と楽音信号とを加算することができる。ところで
、楽音信号の最下位ビット（ＬＳＢ）（これは信号ＦＳ
’のビット　Ｆｌと同じ重みである）の重みを１０進数
の「１」とした場合、乗算器６４の出力の最下位ビ、）
、）Ｓ、の重みも１０進数の「１」である。このビット
Ｓ１は前述の通ｖ　［ｐｓ・Ｋ１＋・・・十Ｆ２・Ｋｔ
Ｊ　　なる部分積の和から成るものである。ここで部分
積［Ｆ２・Ｋ７Ｊに注目してみると、ビットＦ２はビッ
トＦ１の１ビツト上であるためｌＯ進数の「２」の重み
であ９、「Ｆ２・Ｋ７Ｊが１０進数の「１」の重みであ
ることからビットに７は１０進数１’−０，’５Ｊの重
みであることがわかる。このように、フィルタ係数に１
〜に７の最上位ビットに７の重みが「ｏ、５Ｊとなるよ
うに演算処理が施されている。このことは、フィルタ係
数の絶対値が１未満の数であることを意味する。

加算器６２の出力が順向出力端子ＦＳ−ＯＵＴを経由し
て次段のフィルタユニツ）Ｒ２に入力される。次段のフ
ィルタユニッ）Ｒ２では、そのｊ順向入力端子（第１９
図のＦＳ−ＩＮに相当するもの）を経由して前段のフィ
ルタユニットＬ１から与えられる楽音信号及びシフトレ
ジスタ（第１９図のＳＲ１乃至ＳＲ８に相当するもの）
に記憶されたフィルタ係数等にもとづき前述と同様の演
算を行なう。ただし、各フィルタユニットＬ１乃至Ｌ１
２における入力端子ＦＳ−ＩＮと出力端子ＦＳ−ＯＵＴ
との間の楽音信号の時間遅れが３２タイムスロツトであ
るのに対して、タイミング信号ＬＤ及びＳＨの時間遅れ
は８タイムスロツトであるため、他のユニッ）Ｒ２乃至
Ｌ１２のすべてを前述のユニッ）Ｌｌと全く同一構成と
すると、乗算器（第１９図の６４に相当する）における
フィルタ係数に１〜に８と信号ＦＳ’のチャンネルにず
れが生じてしまう。そこで、各ユニットＬ１乃至Ｌ１２
の乗算器（第１９図の６４に相当する）におけるフィル
タ係数に、　−Ｋ８と信号ＦＳ’のチャ／ネルを一致さ
せるために、シフトレジスタＳＲ１乃至ＳＲ８の出力Ｑ
として取シ出すステージを各ユニットＬ１乃至Ｌ１２毎
に次のように異ならせるものとする。すなわち、ユニッ
トＬ１ではシフトレジスタＳＲ１乃至ＳＲ８の出力Ｑと
して第４ステージの出力Ｑ４（第２０図参照）を取り出
しているが、ユニットＬ２では第１ステージの出力Ｑ１
、ユニツ）Ｒ３では第２ステージの出力Ｑ２、ユニソ）
Ｒ４では第３ステージの出力Ｑ３、ユニッ）Ｒ５では第
４ステージの出力Ｑ４、というように、出力Ｑとして取
り出すステージを順次ずらすようにする。

第２２図は、第１０図に示されたゼロフィルタを更に詳
細に示したものであり、第１０図の乗算器７３，７４，
８１、加算器７５，７６、遅延回路７７．７８，７９．
８０に相当する回路は第２２図でも同一符号が付しであ
る。シリアルフィルタ係数データＫをタイミング信号Ｋ
Ｌ、ＬＤ、ＳＨに応じてパラレルなフィルタ係数データ
に変換して各乗算器７３．７４．８１に分配するための
係数分配回路２１２，２１３．２１４は第１０図では省
略されているが第２２図では図示されている。

各演算段における乗算器７３，７４．８１及び係数分配
回路２１２，２１３，２１４の内部構成は第１９図に示
されたもの（６４及び１３９）と同一のものを用いるこ
とができる。すなわち、乗算器７３，７４．８１の各々
は、第１９図に示された乗算器６４と同一構成とするこ
とができ、係数分配回路２１２，２１３．２１４の各々
は、第１９図の係数分配回路１６９（遅延回路列１４０
゜１４２．１４３、ラッチ回路１４１及び係数記憶装置
１４４から成る部分）と同一構成とすることができる。

詳しくは、第１の演算段における乗算器７６と係数分配
回路２１２のブロックにおける入カポインドｐｌ、ｐ２
．ｐ３．ｐ４．Ｆ５及び出カポインドＰ６．Ｐ７．Ｐ８
．Ｐ９．ｐｌｏ。

Ｐｌｌは、第１９図における同一符号のポイントに相当
するもので１、第」９図の遅延回路１６８及びラッチ回
路１６９の入力側に示された入カポインドＰ１からオア
回路２０２の出力側に示された出カポインドＰ６及び信
号ＳＨ９のラインに示された出力ポイン）Ｆ７に至る乗
算器６４の詳細回路と第２２図の乗算器７３の詳細回路
は全く同一である。また、第１９図のデータＫ及び各信
号ＫＬ、ＬＤ、ＳＨの入力ラインに示された入カポイン
ドＰ２〜Ｐ５から出力ラインに示された出力ポイン）Ｐ
８〜Ｐ１１に至る係数分配回路１６９の詳細回路と第２
２図の係数分配回路２１２の詳細回路は全く同一である
。また、第１９図において係数分配回路１３９内のフィ
ルタ係数記憶装置１４４の各シフトレジスタＳＲＩ〜Ｓ
Ｒ８の出力Ｑが乗算器６４に入力されているのと全く同
様に、第２２図でも係数分配回路２１２から乗算器７３
にフィルタ係数を示す信号が入力される。第２の演算段
における乗算器７４、係数分配回路２１６及び第３の演
算段における乗算器８１、係数分配回路２１４も同様に
、各入出カポインドＰ１〜Ｐ１１が第１９図の同一符号
のポイントに対応している。

尚、各係数分配回路２１２，２１３，２１４内のシフト
レジスタＳＲ１〜ＳＲ８（第１９図）の出力Ｑとして取
り出すステージは前述の極フイルタユニットＬ１〜Ｌ１
２と同様に順次ずらすものとする。最後の極フイルタユ
ニットＬ１２では第３ステージの出力Ｑ３（第２０図）
が取り出されるので、ゼロフィルタ４３における第１の
演算段（分配回路２１２）では第４ステージの出力Ｑ４
（第２０図）を取り出し、第２の演算段（分配回路２１
６）では第１ステージの出力Ｑ１を取り出し、第３の演
算段（分配回路２１４）では第２ステージの出力Ｑ２を
取シ出すようにする。

第２２図において、極フィルタ４２の最後のユニッ）Ｌ
ｌ　２からライン９３及び９４を介して与えられたシリ
アルフィルタ係数データＫ及びタイミング信号ＫＬ、Ｌ
Ｄ、ＳＨは１段目の係数分配回路２１２に入力される。

１段目の係数分配回路２１２を経由したデータＫ、信号
ＫＬ　、ＬＤ、ＳＨは２段目の係数分配回路２１６に与
えられ、更に２段目の回路２１３から３段目の回路２１
４に与えられる。前述の通り、データＫ、信号Ｌ　Ｄ　
、Ｓ　Ｈは各段の回路２１２，２１３，２１４で夫々８
タイムスロツト遅延され、信号ＫＬは遅延されない。

そして、最終的に、各段の係数分配回路２１２゜２１３
．２１４内の記憶装置１４４（第１９図参照）に当該演
算段に対応する所定のフィルタ係数（第１０図のに１３
　＋　Ｋ１４　＋　ＫＩ６　）が各チャンネルｃｈｊ〜
Ｃｈ４毎に記憶される。

因みに、ゼロフィルタ４６の１段目に入力されるタイミ
ング信号ＬＤ及びＳＨの状態を第２３図の＊ＬＤ及び＊
ＳＨの欄に示す。第２３図のＦＳの欄には第１４図と同
様にセレクタ８７（第１３図）から出力される楽音信号
ＦＳのチャンネルタイミングが示されている。信号ＬＤ
及びＳＨは極フィルタ４２の１２個のユニットＬ１〜Ｌ
１２において夫々８タイムスロツト遅延されるので、第
１４図の信号ＬＤ、ＳＨを９６タイムスロツト遅延した
ものがゼロフィルタ４６の１段目に入力される。従って
、１２０タイムスロット周期のタイミング信号ＬＤは第
２３図の＊ＬＤに示すように９６タイムスロツト遅延さ
れた状態となるが、２４タイムスロット周期の信号ＳＨ
は第２３図の＊ＳＨに示すように第１４図のＳＨと事実
上同じである。

第２３図のＫＤの欄には１段目の係数分配回路２１２の
ラッチ回路（第１９図の１４１に相当するもの）にラッ
チされるフィルタ係数のチャンネルを示したものである
が、これは前述の通り、第１４図のＫＤと同じである。

従って、１段目の係数分配回路２１２内のフィルタ係数
記憶装置（第１９図の１４４に相当するもの）の最下位
ビットのシフトレジスタＳＲ１の各ステージの出力Ｑ１
〜Ｑ４（第２０図参照）のチャンネル状態を示すと、第
２３図の「２１２の５ＲＩＪの欄のようになる。

これは第１４図のｒＬｌの５Ｒ１Ｊの欄と同じ状態であ
ることが理解されるであろう。また、後述スルように、
ゼロフィルタ４３の入力端子ＺＳｉに入力されるシリア
ル楽音信号＊ＦＳのチャンネル状態はどんな場合でも極
フィルタ４２に入力されるシリアル楽音信号ＦＳのチャ
ンネル状態と同じである。従って、ゼロフィルタ４３の
１段目の乗算器７３におけるシリアル演算タイミングは
、極フィルタ４２の１段目のユニソ）Ｌｌの乗算器６４
のシリアル演算タイミングに同期している。

このことは、後述するように、極フィルタ４２とゼロフ
ィルタ４６の接続組合せを切換える場合に、演算タイミ
ングをいちいち考慮することなく自由に切換えることを
可能にするので、有利である。

一方、ゼロフィルタ４３の入力端子ＺＳｉに与えられた
楽音信号＊ＦＳは加算器７５の入力Ｂ及び遅延回路７８
に入力されると共に、入カポインドＰ１（第１９図参照
）を介して１段目の乗算器７６に入力される。この楽音
信号＊ＦＳに対応する乗算結果は、前述の通り、３２タ
イムスロツト遅れて出カポインドＰ６（第１９図参照）
から出力される。出カポインドＰ６から出力されたシリ
アル楽音信号は遅延回路７７で６４タイムスロツト遅延
された後、加算器７５の入力Ａに与えられる。この人力
Ａに与えられるシリアル楽音信号は、入力Ｂに与えられ
るシリアル楽音信号＊ＦＳのタイミングよりも９６タイ
ムスロツト（丁度１サンプリング周期）遅れており、同
じチャンネルのシリアル楽音信号が同じ重みのビット同
士で加算器７５で加算される。加算器７５のキャリイ出
力Ｃｏ＋１はアンド回路２１５を介してキャリイ入力Ｃ
Ｉに与えられる。アンド回路２１５の他の入力には、乗
算器７３の出力ポイン）Ｐ７（第１９図参照）から出力
された信号ＳＨ９（第２１図参照）を遅延回路２１６で
６４タイムスロツト遅延した信号が与えられる。前述の
通り、この信号ＳＨ９は出カポインドＰ６（第１９図の
オア回路２０２）から出力されるシリアル楽音信号（そ
のタイミングは第２１図のＭ。ｕｔに′示されている）
の重みが最下位ビットのとき０”となる。遅延回路２１
６は遅延回路７７の遅延動作に同期させるために設けら
れたものであり、先行するチャンネルの最上位ビットの
加算によって生じたキャリイアウド信号を次のチャンネ
ルの最下位ビットの加算タイミングにおいてキャリイ人
力Ｃｉに入力しないようにするためにアンド回路２１５
が設けられている。

２段目の乗算器７４の入カポインドＰ１には、シリアル
楽音信号＊ＦＳを遅延回路７８で１２８タイムスロツト
遅延したものが入力されている。

第１９図に示すような構成の係数分配回路（１３９）と
乗算器（６４）とを用いてンリアル乗算を行なう場合、
乗算器におけるシリアル演算タイミングを同期させる（
乗算すべきシリアル楽音信号とフィルタ係数のチャンネ
ル及び各ビットの重みを同期させる）には、前述から明
らかなように、シリアル楽音信号の入力タイミングが前
段の乗算器の入力タイミングよりも３２タイムスロツト
遅れていなければならない。そこで、２段目の乗算器７
４の楽音信号入力タイミングと１段目の乗算器７３のそ
れと比較してみると、２段目の入力タイミングは遅延回
路７８によって１サンプリング周期（９６タイムスロツ
ト）と３２タイムスロツト（合計１２８タイムスロツト
）だけ遅延されるので、３２タイムスロツト分の遅延と
いう条件が満たされている。従って、２段目の乗算器７
４においてもシリアル演算タイミングの同期化が計れる
。

２段目の乗算器７４の出力ポイン）Ｐ６（第１９図参照
）から出力されたシリアル楽音信号すなわち乗算結果は
、遅延回路７９で３２タイムスロツト遅延された後、加
算器７６０入力Ａに与えられる。加算器７６の入力Ｂに
は前段の加算器７５の出力Ｓが与えられる。前述と同様
に、乗算器７４の出力ポイン）　Ｐ　７　、（第１９図
参照）から出力された信号ＳＨ９は遅延回路７９の遅延
時間に同期して遅延回路２１７で３２タイムスロツト遅
延された後アンド回路２１８に入力される。アンド回路
２１８の他の入力には加算器７６のキャリイ出力ＣＯ＋
１が与えられ、その出力がキャリイ人力Ｃｉに与えられ
る。この遅延回路２１７とアンド回路２１８は前述の回
路２１５，２１６と同じ機能を果す。遅延回路７９は、
前述の通り、加算器７６の入力Ａに入力される信号のタ
イミングが入力信号＊ＦＳのタイミングよりも２サンプ
リング周期（１９２タイムスロツト）遅れるようにする
ためのものである。すなわち、遅延回路７８で１２８タ
イムスロツト、乗算器７４の内部で３２タイムスロツト
、遅延回路７９で３２タイムスロツトの遅延が夫々設定
されることにより、合計１９２タイムスロツトの遅延が
設定される。

加算器７６の出力信号は遅延回路８０で６４タイムスロ
ツト遅延された後、乗算器８１０入カポインドＰ１に入
力される。そして乗算器８１の出カポインドＰ６からは
、入カポインドＰ１のタイミングよりも３２タイムスロ
ツト遅れたタイミングでシリアル楽音信号が出力され、
これがゼロフィルタ４６の出力楽音信号Ｚｏとして出力
端子２８０に与えられる。遅延回路８０は、前述と同様
の理由によシ、２段目の乗算器７４の楽音信号入力タイ
ミングと３段目の乗算器８１のそれとの間に３２タイム
スロツトの時間遅れを設定するために設けられたもので
ある。すなわち、乗ｕ７４の内部で３２タイムスロツト
、遅延回路７９で３２タイムスロツト、遅延回路８０で
６４タイムスロツトの時間遅れが夫々設定され、合計１
２８タイムスロツトの遅れが両者の間に設定される。１
２８タイムスロツトは１サンプリング周期（９６タイム
スロツト）と３２タイムスロツトであるので、２段目の
乗算器７４の楽音信号入力タイミングと３段目の乗算器
８１のそれとの間には実質的に３２タイムスロツトの時
間遅れが設けられたことになる。

ゼロフィルタ４６の入力信号＊Ｆｓと出力信号Ｚｏとの
タイミングを比較すると、遅延回路７８、乗算器７４、
遅延回路７９．８０、乗算器８１のルートによって合計
２８８タイムスロツトノ遅延が設けられており、これは
丁度３サンプリング周期であるため、入力信号＊ＦＳと
出力信号Ｚｏのタイミング（チャンネル及びシリアルデ
ータの各ビットの重みのタイミング）は完全に同期して
いる。従って出力信号ｚｏは、第１４図あるいは第２３
図のＦＳのタイミングに完全に同期したシリアル楽音信
号である。

尚、極フィルタ４２の最終段のユニソ）Ｌ１２の順向出
力端子ＦＳ、から出力されるシリアル楽音信号のタイミ
ングも第１４図のＦＳに完全に同期している。つｔｐ、
１２段の各ユニットし１〜Ｌ１２では夫々３２タイムス
ロツトずつ楽音信号が遅延されるので、合計遅延時間は
３８４タイムスロツトとなり、これは丁度４サンプリン
グ周期であるため、極フィルタ４２の順向入力端子ＦＳ
ｉと順向出力端子ＦＳＯのシリアル楽音信号のタイミン
グが同期することになる。第１３図に示すように、極フ
ィルタ４２の出力端子ＦＳｏの信号または入力制御回路
３７から出力されたシリアル楽音信号Ｓｉの一方がセレ
クタ８９で選択されてゼロフィルタ４３の入力端子ＺＳ
ｉに与えられる。

従って、入力端子ＺＳｉを介してゼロフィルタ４３に入
力されるシリアル楽音信号＊ＦＳのタイミングは、前述
のように、どんな−場合でも第１４図のＦＳに同期して
いる。従って、第１３図の入力端子工１−Ｉ３から入力
されるシリアル楽音信号Ｓｌ〜Ｓ３、入力制御回路３７
から出力されるシリアル楽音信号ＳＩ、セレクタ８７か
ら極フィルタ４２に入力されるシリアル楽音信号ＦＳ、
極フィルタ４２の出力端子ＦＳｏから出力されるシリア
ル楽音信号、ゼロフィルタ４３の入力端子ＺＳｉに入力
されるシリアル楽音信号＊ＦＳ、ゼロフィルタ４６の出
力端子ＺＳｏから出力されるシリアル楽音信号ｚｏのタ
イミング（チャンネル及びシリアルデータ各ビットの重
みのタイミング）がすべて同期しており、第１４図また
は第２３図のＦＳの欄のようである。

狛１図において、ディジタルフィルタ部１４は第１３図
に示すようなディジタルフィルタ回路装置ＤＦＣを単独
で、あるいは複数個適宜組合せて用いて構成することが
できる。第１３図において、ディジタルフィルタ回路装
置ＤＦＣ内の極フィルタ４２とゼロフィルタ４３の接続
組合せ及びそれらに対する入力信号の与え方及び出力信
号の取シ出し方は制御コードｃ１．ｃ２によって４つの
状態のいずれかに制御される。制御コードｃ１．ｃ２に
従って所望の状態に制御された１乃至複数のディジタル
フィルタ回路装置ＤＦＣを用いることにより、極フィル
タとゼロフィルタの組合せを様々なバリエーションで実
現することができる。

制御コードＣＩ、Ｃ２の内容に対応するディジタルフィ
ルタ回路装置ＤＦＣの４つの状態の一例を示すと下記表
のようである。

第２表 上記表のｃｌ、Ｃ２の欄には制御コードＣ１゜Ｃ２の真
理値が示されている。ｒＤＦＣのタイプ」の欄には、各
状態に対応するディジタルフィルタ回路装置ＤＦＣの識
別符号が示されている。「状態」の欄には、極フィルタ
４２とゼロフィルタ４３の接続組合せと、楽音信号の入
出力に使用する入出力端子の参照番号が示されている。

「極」のみとは、極フィルタ４２のみを用いることを示
し、「ゼロ→極」とは、ゼロフィルタ４６を前段にし極
フィルタ４２を後段にして直列接続することを示し、「
極→ゼロ」とは極フィルタ４２を前段にしゼロフィルタ
４６を前段にして直列接続することを示す。

第１３図のセレクタ８７の制御入力には制御コードｃ１
．ｃ２が入力されており、このコードｃ１゜Ｃ２の内容
に応じて下記表に示すように入力Ａ。

Ｂ、Ｃのいずれかを選択する。

第　３　表　　　　セレクタ８７ また、セレクタ８８のＢ選択制御入力ＳＢには制御コー
ドＣ２が入力され、このコードＣ１反転した信号がＡ選
択制御入カＳＡに入力される。セレクタ８９も同様に、
選択制御入力ＳＢにコードＣ２が入力され、選択制御入
力ＳＡにコードｃ２の反転信号が入力される。

制御コードがＣＩ　＝　”　Ｏ”、Ｃ２−”Ｏ”（７）
場合について説明すると、前記第３表のようにセレクタ
８７では入力Ａが選択され、入方端子Ｆｉ＆介して外部
から該入力Ａに与えられるシリアル楽音信号が該セレク
タ８７がら出力され、信号ＦＳとして極フィルタ４２の
順向入力端子ＦＳｉに与えてくれる。セレクタ８８では
コードｃ２の０″により人力Ａが選択され、入力端子Ｂ
１を介して外部から該入力Ａに与えられる信号が該セレ
クタ８８から出力され、極フィルタ４２の逆向入力端子
ＢＳｉに与えられる。セレクタ８９ではＣ２の”０″に
より入力Ａを選択し、シリアル楽音信号Ｓｉがゼロフィ
ルタ４３に入力されるが、ゼロフィルタ４３の出力信号
ｚｏは出方制御回路３９で出力禁止されると共にセレク
タ８７でも選択されないので、ゼロフィルタ４６は事実
上使用されない。出力制御回路３９では、コードＣ２の
０″によりアンド回路１２４〜１２６が常時不能化され
、これによりアンド回路９０〜９２が常時不能化されて
、ゼロフィルタ出力信号Ｚｏｆ出力禁止する。従って、
ディジタルフィルタ回路装置ＤＦＣの状態は、入力端子
Ｆｉを介して外部から入力されたシリアル楽音信号を極
フィルタ４２に通し、との極フィルタ４２の出力信号を
出力端子Ｆ。を介して外部に出力し、ゼロフィルタ４３
は事実上使用しない、という状態となる。この状態の装
置ＤＦＣを第２表のようにＩＤＦｃ−ＩＪで示すものと
し、これは上述の通ジ、１２段ラティス型の極フィルタ
４２のみから成る。但し、最後のフィルタユニッ）Ｌ１
２の逆向入力端子ＢＳｉには遅延回路７２を経由した自
己の順向出力端子ＦＳ。

の出力ではなく入力端子Ｂｉを介して外部から与えられ
る信号が入力される。これは、この極フイルタ４２単独
でフィルタシステムが′完結するのではなく、更に後段
に（端子Ｆ。とＢｉに）ラティス型のフィルタが付加さ
れることを意味する。

制御コードがｃ　１　＝　”　１　”、Ｃ２−”　０　
”の場合について説明すると、前記第３表のようにセレ
クタ８７では入力Ｃを選択し、ゼロフィルタ４６の出力
信号２゜を信号ＦＳとして極フイルタ４２０入力端子Ｆ
Ｓｉに与える。セレクタ８８ではＣ２の°′０″により
人力Ａを選択し、前述と同様に、端子Ｂｉを介して外部
から与えられる信号を極フィルタ４２の逆向入力端子Ｂ
Ｓｉに与える。セレクタ８９ではＣ２の０″によシ入力
Ａを選択し、入力制御回路６７から与えられるシリアル
楽音信号Ｓｉが該セレクタ８９を介してゼロフィルタ４
６の入力端子ＺＳｉに与えられる。出力制御回路３９で
は、Ｃ２の′０″により、前述と同様に、ゼロフィルタ
出力信号ｚｏが出力端子０１〜０３に導かれることを禁
止する。従って、ディジタルフィルタ回路装置ＤＦＣの
状態は、入力端子工、〜■３から入力制御回路３７を介
して与えられたシリアル楽音信号Ｓｉをセレクタ８９を
介してゼロフィルタ４６に通し、このゼロフィルタ４３
の出力信号Ｚｏをセレクタ８７を介して極フィルタ４２
に通し、この極フィルタ４２の出力信号を出力端子Ｆ。

を介して外部に出力する、という状態になる。つまり、
前記第２表のｌ’−ＤＦＣ−［」のタイプのようにゼロ
フィルタ４６が前段で極フィルタ４２が後段に接続され
る状態となる。但し、極フィルタ４２の最後のフィルタ
ユニットＬ１２の逆向入力端子ＢＳｉには、前述と同様
に、遅延回路７２ではなく端子Ｂ１からの信号が与えら
れる。従って、この場合も更に後段に（端子Ｆ。とＢｉ
に）ラティス型フィルタが付加されることを意味する。

制御コードがｃ　１　＝　”　ｏ　”、Ｃ２＝”ｌ”の
場合について説明すると、前記第３表のようにセレクタ
８７では入力Ａｉ選択し、入力端子Ｆｉを介して外部か
ら与えられるシリアル楽音信号を信号ＦＳとして極フィ
ルタ４２に入力する。セレクタ８８ではＣ２の°′１”
によシ入力Ｂを選択し、極フィルタ４２の逆向入力端子
ＢＲｉに自己の顔向出力端子ＦＳｏの出力信号を遅延回
路７２で３２タイムスロツト遅延した信号を入力する。

セレクタ８９ではＣ２の１”により入力Ｂを介して極′
フィルタ４２の出力端子ＦＳｏから与えられたシリアル
楽音信号を選択し、ゼロフィルタ４６に入力する。出力
制御回路３９では、Ｃ２の１″によりアンド回路１２４
〜１２６が可能化され、前述の通り、フィルタイネーブ
ル信号ＦＥｉ〜ＦＥ３に応じてアンド回路９０〜９２が
可能化され、ゼロフィルタ４６の出力信号Ｚｏが出力端
子０１〜０３に分配される。従って、ディジタルフィル
り回路装置ＤＦＣの状態は、入力端子Ｆｌを介して外部
から与えられたシリアル楽音信号をセレクタ８７を介し
て極フィルタ４２に通し、この極フィルタ４２の出力信
号をセレクタ８９を介してゼロフィルタ４３に通し、か
つ極フィルタ４２の出力信号を遅延回路７２及びセレク
タ８８を介して自己の逆向入力端子ＢＳｉに戻し、ゼロ
フィルタ４３の出力信号２゜を出力制御回路６９を介し
て各サブ系列毎の出力端子Ｏ１〜０３に分配して出力す
る、という状態となる。つまム前記第２表の［ＤＦＣ−
１のように、極フイｄルタ４２が前段でゼロフィルタ４
３が後段に接続され、入力端子Ｆｉから楽音信号が入力
され、出力端子０、〜０３から楽音信号が出力される状
態となる。

制御コードがｃ１＝″′１″、Ｃ２＝”ｌ’“の場合に
ついて説明すると、前記第３表のようにセレクタ８７で
は入力Ｂを選択し、入力端子Ｉｌ〜■３から入力制御回
路３７を介して与えられるシリアル す楽音信号Ｓｉを出力し、この信号Ｓｉを信号ＦＳとし
て極フィルタ４２に入力する。セレクタ８８及び８９で
は、Ｃ２の１″により、前述と同様に入力Ｂを選択する
。また、出力制御回路６９でも前述と同様に、Ｃ２の１
”によりゼロフィルタ４３の出力信号２゜を信号ＦＥ１
〜ＦＥ３に従って出力端子Ｏ１〜０３に分配する。従っ
て、ディジタルフィルタ回路装置ＤＦＣの状態は、入力
端子■１〜■３から入力制御回路６７を介して与えられ
たシリアル楽音信号Ｓｉをセレクタ３７を介して極フィ
ルタ４２に入力し、との極フィルタ４２の出力信号をセ
レクタ８９を介してゼロフィルタ４６に入力し、かつ極
フィルタ４２の出力信号を自己の逆向入力端子ＢＳｉに
戻し、ゼロフィルタ４６の出力信号２゜を出力制御回路
６９を弁して各サブ系列毎の出力端子Ｏ１〜０３に分配
して出力する、という状態になる。つまり、前記第２表
の「ＤＦｃ−■ｊのように、極フィルタ４２が前段、ゼ
ロフィルタ４６が後段で、入力端子Ｉｌ〜■３から楽音
信号が入力され、出力端子０１〜０３から楽音信号が出
力される状態となる。

尚、ディジタルフィルタ回路装置ＤＦＣの上述のタイプ
ＤＦＣ−１及びＤＦＣ−ＩＩでは、コードＣ２が０″で
あるため、出力制御回路３９のアンド回路１３３，１３
４，１３５が常時可能化される。従って、入力端子１１
〜工３に与えられた全べてのシリアル楽音信号がアンド
回路１３３〜１３５及びオア回路１３６〜１３８を経由
して出力端子０１〜０３に常時導かれる。一方、ＤＦＣ
−■及びＤＦＣ−ＩＶＯタイプでは、コードＣ２が１″
であるため、前述の通り、フィルタイネーブル信号Ｆｉ
１〜ＦＥ３に従って、フィルタ全通さないサブ系列のシ
リアル楽音信号だけがアンド回路１６６〜１６５及びオ
ア回路１６６〜１３８を介して出力端子０１〜０３に導
かれる。

尚、第１３図に示すように、ディジタルフィルタ回路装
置ＤＦＣに関連して制御コード発生器２１９を設け、こ
こから制御コードＣＩ、Ｃ２を発生して各セレクタ８７
〜８９及びアンド回路１２４〜１２６に供給する。この
発生器２１９は、例えばＲＯＭによって構成し、装置Ｄ
ＦＣの用途（タイプＤＦＣ−１乃至ＤＦＣ−■）に応じ
て発生コードｃ１．ｃ２の真理値が固定されるようにし
てもよい。また、外部からスイッチ出力信号等をアドレ
ス入力として加え、これに応じて発生コードｃ１．ｃ２
の真理値を自由に切換えることができるようにしてもよ
い。また、外部から所望の制御：ｆｆ−）”０１．Ｃ２
を直接供給するようにしてもよい。

次に、１乃至複数のディジタルフィルタ回路装置ＤＦＣ
を組合せて構成するディジタルフィルタ部１４のいくつ
かの例を示す。

ディジタルフィルタ部１４におけるフィルタ構成を第２
４図（ａ）のようにする場合は、同図［有］）のように
ＤＦＣ−■タイプの１チツプのディジタルフィルタ回路
装置ＤＦＣを単独で使用する。前述の通り、装置ＤＦＣ
をタイプＤＦＣ−１’％Ｉとすれば、第２４図（ａ）の
ように極フィルタ４２が前段でゼロフィルタ４３が後段
となり、しかも入力端子１１〜工、から与えられた楽音
信号が入力制御回路３７を介して極フィルタ４２に入力
され、ゼロフィルタ４３の出力信号が出力端子０１〜０
３から出力される。同図（ｂ）においては外部回路と結
線される端子１１〜工、、０１〜ｏ３．Ｔ１〜Ｔ５のみ
を示した。従って、図示されていない端子Ｆｌ　＋Ｆｏ
、ＢＩ、Ｂｏ（第１亭図参照）は、ＤＦＣを単独使用す
る場合はどこにも接続されない。また、同図（ｂ）にお
いてはタイプＤＦＣ−１における制御コードＣＩ、Ｃ２
の真理値を付記した。ｃｌ、ｃ２が破線矢印によって入
力されるように示されている理由は、前述の通り、外部
から入力するようにしてもよいことを示すためである。

第２５図中）、第２６図中）においても上述と同様の図
示方法が採用されている。この単独使用タイプＤＦＣ−
ＩＶでは、１２段ラティス型極フイルタ（４２）と２次
ゼロフィルタ（４６）を直列接続したフィルタ構成とな
り、それに応じたフィルタ特性が得られる。

フィルタ構成を第２５図（ａ）のようにする場合は、同
図軸）のようにＤＦＣ−ｕ及びＤＦＣ−［１タイプのデ
ィジタルフィルタ回路装置ＤＦＣを２個用いてディジタ
ルフィルタ部１４を構成する。前述の通り、ＤＦＣ−Ｉ
ｔタイプではゼロフィルタ４３が前段で極フィルタ４２
が後段となり、楽音信号入力端子が工ｌ〜■３、出力端
子がＦ。となるのに対し、ＤＦＣ−ｍタイプでは極フィ
ルタ４２が前段でゼロフィルタ４３が後段となり、楽音
信号入力端子がＦｌ　、出力端子がＯ１〜０３となる。

そこで、同図（ｂ）に示すように、ＤＦＣ，−１タイプ
の出力端子Ｆ。ＩＤＦｃ−１１１タイプの入力端子Ｆｉ
に接続し、ＤＦＣ−ＩＩの入力端子ＢｉをＤＦＣ−■の
出力端子Ｂｏに接続し、ＤＦＣ−１１の各サブ系列毎の
出力端子Ｏ１〜０３をＤＦＣ−ＩＩの入力端子■１〜Ｉ
３に接続する。すると、同図（ａ）に示すように、２次
のゼロフィルタ４３−■、１２段のラティス型極フィル
タ４２−■、１２段のラティス型極フィルタ４２−ＩＩ
Ｉ、２次のゼロフィルタ４３−■という順に各フィルタ
が直列接続された構成となる。ＤＦＣ−ＩＩの端子Ｆ。

、ＢｉとＤＦＣ−１１の端子Ｆｉ、Ｂｏが接続されるこ
とにより、前段の（っまりＤＦＣ−ＩＩの）極フィルタ
４２−…の出力端子ＦＳｏ、入力端子ＢＳｉが後段の（
っ１ｐＤＦｃ−Ｉｌｌの）極フィルタ４２−■の入力端
子ＦＳ　ｉ、出力端子ＢＳｏに接続されることになる。

これは、前述の通り、ＤＦＣ−ＩＩタイプではセレクタ
８８（第１３図）の働きによって端子Ｂｉの信号を端子
ＢＳｉに加え、遅延回路７２で３２タイムスロツト遅延
した端子ＦＳｏの出力信号は端子ＢＳｉに加わらないよ
うに制御しているためである。その結果、極フィルタ４
２−■と４２−■によって、事実上、２４段のラティス
型極フィルタが構成されることになる。

ラティス型フィルタにおいては、段数が増すほど多数の
山（極）をもつ周波数特性が実現できることが知られて
いる。同様に、ゼロフィルタにおいても次数（段数）が
増すほど多数の谷（ゼロ点）の制御が可能と々る。従っ
て、第２５図の組合せによれば、２４段のラティス型極
フィルタ４２−■、４２−　ＩＩＩと合計４次のゼロフ
ィルタ４６−■、４３−ＩＩＩとによって、第２４図の
場合よりも更に複雑な周波数特性の設定及び制御が可能
である。

フィルタ構成を第２６図（ａ）のようにする場合は、同
図（ｂ）のようにＤＦＣ−ＩＩ、ＤＦＣ’−１，ＤＦＣ
−ＩＩＩタイプのディジタルフィルタ回路装置ＤＦＣを
３個用いてディジタルフィルタ部１４を構成する。これ
は、第２５図（ｂンで説明したＤＦＣ−ｎタイプとＤＦ
Ｃ−１１［タイプとの間にＤＦＣ−１タイプを挿入した
ものである。前述の通５．ＤＦＣ−■タイプは、極フィ
ルタ４２のみ、を使用する状態となっており、楽音信号
入力端子としてＦｉを使用し、出力端子としてＦ。を使
用する。そこで、同図（ｂ）に示すように、ＤＦＣ−Ｉ
ｔタイプの出力端子ＦｏをＤＦＣ−１タイプの入力端子
Ｆ１に接続し、ＤＦＣ−１の出力端子Ｂ。をＤＦＣ−Ｉ
Ｉの入力端子Ｂ１に接続し、ＤＦＣ−１の端子Ｆ。。

Ｂｉ、１ＤＦＣ−■の端子ＦＩ　＋　ＢＯに接続する。

また、ＤＦＣ−１の各サブ系列毎の出力端子０１〜０３
をＤＦＣ−１の入力端子■１〜■３に接続し、ＤＦＣ−
１の出力端子０１〜０３をＤＦＣ−■の入力端子工１−
Ｉ３に接続する。すると、同図（ａ）に示すように、２
次のゼロフィルタ４３−■、１２段のラティス型極フィ
ルタ４２−■、１２段のラティス型極フィルタ４２−１
．１２段のラティス型極フィルタ４２−■、２次のゼロ
フィルタ４６−■、という順に各フィルタが直列接続さ
れた構成となる。

ＤＦＣ−１の端子Ｆ。、ＢｉとＤＦＣ−１の端子Ｆ１．
Ｂｏが接続されることにより、及びＤＦｃ−１の端子Ｆ
。、ＢｉとＤＦＣ−Ｉｌｌの端子ＦＩ　＋Ｂｏが接続さ
れることにより、前後の極フィルタ４２−Ｈの端子ＦＳ
ｏ、ＢＳｉと中段の極フィルタ４２−■の端子ＦＳｉ、
ＢＳｏが接続され、かつ中段の極フィルタ４２−■の端
子ＦＳ　ｏ、　ＦＳ　ｉと後段の極フィルタ４２−■の
端子ＦＳｉ、ＢＳ。

が接続されることになる。その理由は、前述の各タイプ
ＤＦＣ−１，１１、■の説明から明らかであろう。その
結果、３つの１２段ラティス型極フィルタ４２−ｎ　、
４２−１．４２−Ｉ［１によって事実上３６段のラティ
ス型極フィルタが構成されることになる。従って、第２
６図の組合せによれば、第２５図の場合よりも更に複雑
な周波数特性の設定及び制御が可能である。

尚、第２６図において、中段に設けるＤＦＣ−■タイプ
のディジタルフィルタ回路装置ＤＦＣ０数は１個に限ら
ず、それ以上であってもよい。そうすると、ラティス型
極フィルタの段数が更に増し、更に複雑な周波数特性の
設定、制御が可能となる。

第２５図（ｂ）及び第２６図（ｂ）において、ディジタ
ルフィルタ回路装置ＤＦＣの各チップ間では各サブ系列
毎の出力端子０．〜０３と入力端子工１〜■３が順次接
続されている。この接続によって、フィルタを通さない
シリアル楽音信号が最初の装置ＤＦＣ−Ｉｔから最終の
装置ＤＦＣ−Ｉｌｌまで導かれるようになっている。

第２５図（ｂ）及び第２６図（ｂ）のように複数のディ
ジタルフィルタ回路装置ＤＦＣ（ＤＦＣ−１、ｎ　。

■）を使用する場合、各々で使用するフィルタ係数を異
ならせて、各々の周波数制御特性が異なるようにするの
が効果的である。そのためには、各々の内部に設けられ
るフィルタ係数ＲＯＭ９７　（第１３図）の記憶内容を
夫々異ならせる、及び外部から供給されるフィルタ係数
ＫＯを夫々異ならせる、等の処置をとればよい。また、
ディジタルフィルタ部１４を構成する複数のディジタル
フィルタ回路装置ＤＦＣ（ＤＦＣ−１、Ｉｆ　、　ＩＩ
Ｉ）のうち１または複数で外部からのフィルタ係数ＫＯ
を使用し、残りでは内部のフィルタ係数を使用するよう
にしてもよい。

尚、ディジタルフィルタ回路装置ＤＦＣの内部における
選択回路あるいはゲート（第１３図のセレジタ８フ、８
８．．８９等）の設は方を変更することにより、上述と
は別の極フィルタ４２とゼロフィルタ４３の接続組合せ
を実現することが可能である。それに伴ない、複数のデ
ィジタルフィルタ回路装置ＤＦＣの組合せも上述とは別
のものを実現することが可能となる。例えば、装置ＤＦ
Ｃでゼロフィルタ４３を単独使用するような接続を実現
することも可能であシ、そのようなゼロフィルタ単独使
用型のディジタルフィルタ回路装置ＤＦＣを複数個縦続
接続することにより多段のゼロフィルタを構成すること
が可能である。

以上説明したようにこの発明によれば、構成の異なる複
数のディジタルフィルタの接続組合せを切換えることに
より、該ディジタルフィルタの数よシも多くのフィルタ
構成を選択的に実現することができる。また、共通のハ
ード構成のユニット化されたディジタルフィルタ回路装
置を複数個組合せて用い、各回路装置毎に複数のディジ
タルフィルタの接続組合せを選択的に切換えることによ
り、全体として多様なフィルタ構成を選択的に実現する
ことができるようになり、しかもフィルタ回路装置のハ
ード構成の共通化によって製造コストを下げることがで
きる。

【図面の簡単な説明】

第１図はこの発明に係るディジタルフィルタ装置を実施
した電子楽器の一例を示す全体構成ブロック図、第２図
は第１図における楽音信号発生部及び楽音信号振分は及
び累算及びシリアル変換制御回路の一例を示すブロック
図、第３図は第１図におけるディジタルフィルタ部の一
例を示すブロック図、第４図（ａ）　、　（ｂ）　、　
（Ｃ）は第２図に示された多系列音源（サブ系列）の使
用例を示す図、第５図（ａ）、Φ）、（Ｃ）は極フィル
タとゼロフィルタの組合せによって実現し得る振幅周波
数特性の一例をいくつかの音色に関して夫々示す図、第
６図は極フィルタとして使用できる無限インパルス応答
フィルタの基本構成を示すブロック図、第７図はゼロフ
ィルタとして使用できる有限インパルス応答フィルタの
基本構成を示すブロック図、第８図（ａ）は極フィルタ
トして使用できるラティス型フィルタノ基本構成を示す
ブロック図、第８図（ｂ）　、　（Ｃ）は同じくラティ
ス型フィルタの等何回路を示すブロック図、第９図は第
３図の極フィルタを１２段のラティス型フィルタによっ
て構成した一例を示すブロック図、第１０図は第３図の
ゼロフィルタの一例を示すブロック図、第１１図は楽音
信号のシリアル化形式の一例を示すタイミングチャート
、第１２図はフィルタ係数のシリアル化形式の一例を示
すタイミングチャート、第１３図は第１図及び第３図の
ディジタルフィルタ部として使用可能なディジタルフィ
ルタ回路装置の詳細例を示すブロック図、第１４図は第
１３図の極フィルタに入力されるシリアル楽音信号及び
フィルタ係数及びタイミング信号の一例を示すと共に該
極フィルタの１段目における主要な信号のチャンネルタ
イミング状態を示すタイミングチャート、第１５図は第
１図における音色選択装置の一例を示すブロック図、第
１６図は第１５図から出力される音色パラメータのシリ
アル化形式の一例を示すタイミングチャート、第１７図
は第１図におけるフィルタ係数外部記憶装置の一例を示
すブロック図、第１８図は第１７図のアドレス信号発生
回路におけるアドレス信号の発生例を示す図、第１９図
は第９図におけるラティス型の極フィルタの１段目のフ
ィルタユニットの詳細例を示す回路図、第２０図は第１
９図におけるフィルタ係数記憶用のシフトレジスタの内
部構成例を示す回路図、第２１図は第１９図における乗
算器のシリアル乗算動作を説明するためのタイミングチ
ャート、第２２図は第１０図のゼロフィルタの詳細例を
示す回路図、第２３図は第２２図の１段目の演算段にお
ける各種信号の状態を例示するタイミングチャート、第
２４図＜ａ＞ハ第１図のディジタルフィルタ部における
［フィルタとゼロフィルタの接続組合せの一例を示すブ
ロック図、同図（ｂ）は第１３図に示すディジタルフィ
ルタ回路装置を１個だけ用いて同図（ａ）のフィルタ構
成を実現することを示すブロック図、第２５図（ａ）は
第１図のディジタルフィルタ部における極フィルタとゼ
ロフィルタの別の接続組合せ例を示すブロック図、同図
０））は第１３図に示すディジタルフィルタ回路装置を
２個用いて同図（ａ）のフィルタ構成を実現することを
示すブロック図、第２６図（ａ）は第１図のディジタル
フィルタ部における極フィルタとゼロフィルタの別の接
続組合せ例を示すブロック図、同図（ｂ）は第１３図に
示すディジタルフィルタ回路装置を３個用いて同図（ａ
）のフィルタ構成を実現することを示すブロック図、で
ある。 １１・・・楽音信号発生部、１２・・・音色選択装置、
１３・・・楽音信号振分は及び累算及びシリアル変換制
御回路、１４・・・ディジタルフィルタ部、２０・・・
フィルタ係数外部記憶装置、２１・・・フィルタ係数切
換スイッチ、３７・・・フィルタ入力制御回路、３８・
・・ディジタルフィルタ主回路、３９・・・出力制御回
路、４０・・・タイミング信号発生回路、４１・・・フ
ィルタ係数供給回路、４２・・・極フィルタ、４３・・
・ゼロフィルタ、Ｌ１〜Ｌ１２・・・ラティス型のフィ
ルタユニット、ＤＦＣ、ＤＦＣ−１、ＤＦＣ−１１、Ｄ
ＦＣ−１１、ＤＦＣ−ＩＶ・・・ユニット化された（］
チップの）ディジタルフィルタ回路装置、８７．８８．
８９・・・ディジタルフィルタの接続照合せ切換えのた
めのセレクタ、ＦＳｉ・、順向入力、ＦＳｏ・・・順向
出力、ＢＳｉ・・・逆向入力、ＢＳ。・・逆向出力。 特許出願人　日本楽器製造株式会社 第８図（ｂ）

Claims (1)

1. 【特許請求の範囲】 １、構成の異なる複数のディジタルフィルタと、これら
   のディジタルフィルタ同士の接続組合せを選択信号に応
   じて選択的に切換える接続切換手段とを具え、ディジタ
   ル楽音信号を入力し、前記接続切換手段によって切換え
   られた前記ディジタルフィルタの組合せに従って該楽音
   信号を制御するようにした電子楽器のディジタルフィル
   タ装置。 ２、前記接続切換手段は、各ディジタルフィルタの入力
   側に設けられ、いずれかのディジタルフィルタの出力信
   号及び入力された前記ディジタル楽音信号のうち１つを
   対応する前記ディジタルフィルタの入力に選択的に与え
   るための複数のセレクタを含むものである特許請求の範
   囲第１項記載の電子楽器のディジタルフィルタ装置。 ＆　前記各ディジタルフィルタのうち少くとも１つが順
   向入力、順向出力、逆向人２力及び逆向出力を有する型
   式のフィルタから成り、この型式の前記ディジタルフィ
   ルタにおいては顔向入力及び逆向入力に対応して前記セ
   レクタを夫々含んでいる特許請求の範囲第２項記載の電
   子楽器のディジタルフィルタ装置。 ４、前記各ディジタルフィルタは、振幅周波数特性にお
   ける極を制御し得る極フィルタと、振幅周波数特性にお
   ける零点を制御し得るゼロフィルタとを含むものである
   特、ｆＦ請求の範囲第１項記載の電子楽器のディジタル
   フィルタ装置。 ５、前記ディジタルフィルタは、１つの前記極フィルタ
   と、１つの前記ゼロフィルタとから成り、前記接続切換
   手段は、少なくとも、極フィルタの出力をゼロフィルタ
   に入力する第４の組合せ、ゼロフィルタの出力を極フィ
   ルタに入力する第２の組合せ、極フィルタを単独で用い
   る第３の組合せ・のいずれかに選択的に切換えることが
   できるものである特許請求の範囲第４項記載の電子楽器
   のディジタルフィルタ装置。 ６、前記極フィルタは、ラティス型フィルタカラ成るも
   のであり、このディジタルフィルタ装置は、前記ディジ
   タル楽音信号を入力するための第１の入力端子と前記ラ
   ティス型極フィルタの顔向入力に対応する第２の入力端
   子と逆向入力に対応する第３の入力端子とを具備し、前
   記第１の組合せは、前記ラティス型極フィルタへの順向
   入力信号として前記第１の入力端子の信号を用いる場合
   と前記第２の入力端子の信号を用いる場合の２通りを含
   み、前記接続切換手段は、選択されている前記組合せに
   応じて前記ラティス型極フィルタの逆向入力にその順向
   出力を接続するかあるいは前記第３の入力端子を接続す
   るかの切換えが可能なものでちる特許請求の範囲第５項
   記載の電子楽器のディジタルフィルタ装置。 ７、構成の異なる複数のディジタルフィルタと、これら
   のディジタ、ルフィルタ同士の接続組合せ、を選択信号
   に応じて選択的に切換える接続切換手段とを含むユニッ
   ト化されたフィルタ回路装置を複数ユニット相互に接続
   し、前記各フィルタ回路装置毎にその内部の前記接続切
   換手段による１９１Ｔｈえによって前記ディジタルフィ
   ルタ同士の接続組合せが選択され、これらの組合せの集
   合により全体のフィルタ構成が決定されるようにした電
   子楽器のディジタルフィルタ装置。 ８、前記複数のディジタルフィルタは、振幅周波数特性
   における極を制御し得る棲フィルタと、振幅周波数特性
   における零点を制御し得るゼロフィルタとを含み、前記
   フィルタ回路装置は、前段をゼロフィルタとし、後段を
   極フィルタとする接続組合せが選択された第１のフィル
   タ回路装置と、この第１のフィルタ回路装置に縦続的に
   接続され、前段を極フィルタ、後段をゼロフィルタとす
   る接続組合せが選択された第２のフィルタ回路装置とを
   含むものである特許請求の範囲第７項記載の電子楽器の
   ディジタルフィルタ装置。 ９、極フイルタ単独とする接続組合せが選択された第３
   のフィルタ回路装置を１乃至複数ユニット前記第１のフ
   ィルタ回路装置と第２のフィルタ回路装置との間に挿入
   して成る特許請求の範囲第８項記載の電子楽器のディジ
   タルフィルタ装置。 １０、前記極フィルタはう顔向入力、顔向出力、逆向入
   力、逆向出力を有するラティス型フィルりから成るもの
   である特許請求の範囲第８項または第９項記載の電子楽
   器のディジタルフィルタ装置。