JPS62129892A - フイルタパラメ−タ供給装置 - Google Patents

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】 〔産業上の利用分野〕 この発明は、ディジタルフィルタのためのフィルタパラ
メータ供給装置に関し、電子楽器その他の楽音発生機能
を有する機器あるいはディジタル音声処理機器等におい
て用いられるものである。

〔従来の技術〕

電子楽器の音色回路にディジタルフィルタを用いること
は、例えば特開昭５９−４４０９６号公報において示さ
れている。１組のフィルタパラメータがディジタルフィ
ルタに供給され、これに応じてフィルタ特性（振幅−周
波数特性）が設定される６音色決定因子の各内容に対応
して複数組のフィルタパラメータがメモリに予め記憶さ
れ、選択された音色決定因子の内容に応じて１組のフィ
ルタパラメータが読み出される。

〔発明が解決しようとする問題点〕

従来のものにおいては、複数の音色決定因子（例えば鍵
タッチ、音域、定常的な音色選択情報。

時間経過に応じた情報、プリリアンス操作子等手動操作
子の操作量など）に応じて異なる音色制御を行う場合に
は、各音色決定因子の組合せに１対１に対応させて複数
組のフィルタパラメータをメモリに記憶しておかねばな
らなかった。例えば、４４通りの音域、１６通りの鍵タ
ツチグループ、３２種類の定常音色、の組合せのすべて
（２２５２８通り）に１対１で対応して個別にフィルタ
パラメータを記憶する場合、パラメータメモリには２２
５２８組のパラメータを記憶し得る大容量が要求される
。

この発明は上述の点に鑑みてなされたもので。

複数の音色決定因子（パラメータ決定因子）の岨合せに
応じて１組のフィルタパラメータをディジタルフィルタ
に供給するようにする場合において、パラメータメモリ
の容量を節約できるようにしたフィルタパラメータ供給
装置を提供しようとするものである。

〔問題点を解決するための手段〕

この発明に係るフィルタパラメータ供給装置は、複数組
のフィルタパラメータを記憶したパラメータ記憶手段と
、パラメータ決定因子の組合せに対応して前記パラメー
タ記憶手段から読み出すべきフィルタパラメータの該パ
ラメータ記憶手段におけるアドレスを記憶したパラメー
タアドレス記憶手段ト、ハラメータ決定因子の組合せに
対応して前記パラメータアドレス記憶手段からアドレス
データを読み出し、読み出したアドレスデータに応じて
前記パラメータ記憶手段から１組のフィルタパラメータ
を読み出す読出し手段とを具えたことを特徴とする。こ
れを概略的に図示すると、第１図のようであり°、１１
０はパラメータ記憶手段。

１１１はパラメータアドレス記憶手段、１１２は読出し
手段、１１３は読み出した１組のフィルタパラメータが
供給されるディジタルフィルタ、である、パラメータ決
定因子を示すデータとしては、例えば、押圧鍵を示すキ
ーコード、鍵タッチを示すタッチデータ、選択された定
常音色を示す音色コード、時間経過に応じた情報、適宜
の手動操作子出力情報、などを用いることができる。

〔作用〕

パラメータ決定因子の組合せに対応して、パラメータ記
憶手段からフィルタパラメータが直接読み出されるので
はなく、パラメータアドレス記憶手段から該パラメータ
記憶手段を読み出すためのアドレスデータが読み出され
、このアドレスデータに応じて該パラメータ記憶手段か
ら１組のフィルタパラメータが読み出される。従って、
パラメータ決定因子の組合せに対応して１対１でデータ
を記憶しているのはパラメータアドレス記憶手段であり
、パラメータ記憶手段ではない、パラメータアドレス記
憶手段は単にアドレスデータだけを記憶するものである
のでそれほどの大容量は要求されない、パラメータ記憶
手段は複数組のフィルタパラメータを記憶するものであ
り、１組のフィルタパラメータが複数次数のフィルタ計
数からなるものであるので、比較的大きな容量が要求さ
れる。しかし、パラメータ決定因子の組合せに対応して
記憶したアドレスデータに基づきパラメータを読み出す
ようにした間接アドレス方式であるため、パラメータ決
定因子の組合せのすべてに１対１で対応してフィルタパ
ラメータを記憶する必要がなくなり、パラメータ記憶手
段ではその組合せ数よりも少ない数のパラメータ組を記
憶するだけでもよいことになる。つまり、パラメータ決
定因子の組合せが異なっていてもフィルタパラメータは
共通のものを使用することができる場合があるので、パ
ラメータ記憶手段に記憶しておくパラメータの組数を少
なくし、これによりメモリ容量を節約することができる
。例えば、前述の音域、鍵タッチ、音色種類からなる２
２５２８通りの組合せに対しては、僅か２６２０組のパ
ラメータをパラメータ記憶手段に記憶しておけば対処で
きることが後述の実施例において示されている。このよ
うな場合、パラメータ決定因子の成る組合せに応じてパ
ラメータアドレス記憶手段から読み出されたアドレスデ
ータと別の組合せに応じて読み出されたアドレスデータ
とが同じであることがあり。

パラメータ記憶手段からはこの異なる組合せの各々に対
応して同じパラメータを読み出す。

〔発明の効果〕

従ってこの発明によれば、パラメータ決定因子の組合せ
の総数に比較してパラメータ記憶手段で記憶しておくパ
ラメータ組数を少なくすることができるので、メモリ容
量を節約することができる。

特に、鍵タッチや音域あるいは時間経過など多種類のパ
ラメータ決定因子の多様な組合せによって微妙な音色制
御を行おうとする場合に、節約したパラメータメモリ構
成によって補色のないそのような音色制御を行うことが
できるので有利である。

〔実施例〕

以下、添付図面を参照してこの発明の実施例を詳細に説
明しよう。

く一実施例の全体構成説明〉 第２図において、鍵盤１０は発生すべき楽音の音高を指
定するための複数の鍵を具備している。

鍵タツチ検出器１１は、鍵盤１０で押圧された鍵に加え
られたタッチを検出するものであり、イニシャルタッチ
あるいはアフタータッチのどちらを検出するものであっ
てもよい、音色選択装Ｗ１１２は発生すべき楽音の音色
を選択する操作子群から成るものである。ピッチベンド
操作子１３は、発生すべき楽音のピッチをその操作量に
応じて連続的に変調するためのものであり１例えば、ダ
イヤル式の操作子から成る。マイクロコンピュータ１４
は、ＣＰＵ　（中央処理ユニット）１５、プログラム及
びその他データを記憶しているＲＯＭ　（リードオンリ
メモリ）１６．ワーキング及びデータ記憶用のＲＡＭ　
（ランダムアクセスメモリ）１７を含んでおり、データ
及びアドレスバス２８を介して電子楽器内の各回路との
間でデータの授受を行い、鍵盤１０における押鍵検出処
理及び複数の発音チャンネルに対する押圧鍵の発音割当
て処理、音色選択装！！１２における音色選択操作の検
出処理、ピッチベント操作子１３における操作量の検出
処理、その他種々の処理を実行する。

トーンジェネレータ１８は複数の発音チャンネルで夫々
独立にディジタル楽音信号を発生することが可能なもの
であり、各チャンネルに割当てた鍵を示すキーコードＫ
Ｃ及び該軸のオン・オフを示すキーオン信号ＫＯＮその
他必要なデータをマイクロコンピュータ１４からバス２
８を介して受は取り、これに基づき各チャンネルでディ
ジタル楽音信号を発生する。トーンジェネレータ１８の
内部にはピッチ同期信号発生回路１９を含んでおり、各
チャンネルで発生する楽音信号のピッチに同期するピッ
チ同期信号を各チャンネル毎に発生する。

この実施例の仕様においては、トーンジェネレータ１８
は第１乃至第１６チヤンネル（Ｃｈｉ〜Ｃｈ１６）の合
計１６チヤンネルで時分割的にディジタル楽音信号を発
生する。トーンジェネレータ１８から時分割多重的に出
力されるディジタル楽音波形サンプル値データをＴＤＫ
で示す、マスタクロック発生器２０から発生されるマス
タクロックパルスφは、トーンジェネレータ１８の基本
的な動作時間を制御するものである６デイジタル楽音波
形サンプル値データＴＤＫの時分割多重化の１サイクル
はマスタクロックパルスφの６４周期であり、この１サ
イクル６４周期における各周期毎のタイムスロットを１
〜６４の番号を付して示すと第３図のようである。同図
には、多重化されたディジタル楽音波形サンプル値デー
タＴＤＫのチャンネルタイミング１〜１６の仕様も示さ
れている６例えば、第１チヤンネルのデータＴＤＫはタ
イムスロット３３〜３６の４スロツトに割当てられてい
る。

この実施例の仕様においては、楽音波形サンプル値デー
タＴＤＸは１６チヤンネル分のデータが上述のように共
通に多重化されて出力されるが。

各チャンネルのピッチ同期信号Ｐｓｉ、ＰＳ２は２系統
に分けて８チヤンネル毎に時分割多重化されて出力され
る。一方のピッチ同期信号ＰＳ１は第１〜第８（Ｃｈｉ
〜ｃｈｓ）のピッチ同期信号を時分割多重化したもので
、そのチャンネルタイミングは第３図のようである。他
方のピッチ同期信号ＰＳ２は第９〜第１６（Ｃｈ９〜Ｃ
ｈ１６）のピッチ同期信号を時分割多重化したもので、
そのチャンネルタイミングは第３図のようである。

図から明らかなように、各チャンネルのピッチ同期信号
Ｐｓｉ、ＰＳ２は１タイムスロツトの幅で発生し、その
時分割多重化の１サイクルは８タイムス、ロフトである
。

２系列のアダプティブディジタルフィルタ装置（以下Ａ
ＤＦと略称することがある）２１．２２は、楽音信号の
フィルタリングに適するように構成されたディジタルフ
ィルタ装置であって、この実施例の仕様では夫々８チャ
ンネル分の楽音信号のフィルタリングが可能であり、一
方のＡＤＦ２１は第１〜第８チヤンネルの楽音信号のフ
ィルタリングを行い、他方のＡＤＦ２１は第９〜第１６
チヤンネルの楽音信号のフィルタリングを行う。

このＡＤＦ２１．２２の内部には、所定の型式のディジ
タルフィルタ回路、フィルタパラメータメモリ、フィル
タパラメータの供給を制御する各種回路、フィルタを施
すべき楽音信号のピッチに同期してフィルタ演算動作を
行わせる制御回路、フィルタを施した楽音信号をそのピ
ッチに同期して出力するピッチ同期出力回路、など各種
機能の回路が含まれており、楽音信号のフィルタリング
に適した構成となっている。

トーンジェネレータ１８から出力されたディジタル楽音
波形サンプル値データＴＤＸはＡＤＦ２１及び２２に入
力される。また、第１〜第８チヤンネルのピッチ同期信
号ＰＳ１はＡＤＦ２１に入力され、第９〜第１６チヤン
ネルのピッチ同期信号ＰＳ２はＡＤＦ２２に入力される
。ＡＤＦ２１及び２２では、ピッチ同期信号ＰＳ１、Ｐ
Ｓ２が発生した（信号１１１　Ｉ＋となった）タイムス
ロットに対応するチャンネルのデータＴＤＫを内部に取
り込み、そのチャンネルの１サンプル値データに関して
フィルタ演算を実行する。従って、一方のＡＤＦ２１で
は、ピッチ同期信号ＰＳ１に応じて第１〜第８チヤンネ
ルの楽音信号のフィルタ演算を行い、他方のＡＤＦ２２
では、ピッチ同期信号ＰＳ２に応じて第９〜第１６チヤ
ンネルの楽音信号のフィルタ演算を行う、こうして、Ａ
ＤＦ２１及び２２におけるフィルタ演算の単位時間（サ
ンプリング周期に同期した信号遅延時間）がフィルタを
施すべき楽音信号のピッチに同期したものとなり、ピッ
チに応じてフィルタ演算単位時間が変動することにより
移動フォルマント特性のフィルタリングが実現される。

なお１回路の基本的な動作タイミングを制御するために
マスタクロックパルスφとシステムシンクロパルス５Ｙ
ＮＣがＡＤＦ２１及び２２に与えられる。システムシン
クロパルス５ＹＮＣは第３図に示すように６４タイムス
ロット周期で発生するパルスであり、ディジタル楽音信
号の時分割多重化の１サイクルに同期している。また、
ＡＤＦ２１及び２２には、フィルタ動作を制御するため
の各種のデータがバス２８を介してマイクロコンピュー
タ１４の制御の下で与えられる。

また、このＡＤＦ２１及び２２では、実際のフィルタ演
算動作がフィルタを施すべき楽音信号のピッチに同期し
て行われるのみならず、フィルタ済みの楽音波形サンプ
ル値データをそのピッチに同期してサンプリングし直し
、完全にピッチ同期させた状態で出力するようになって
いる。このフィルタ済みデータをピッチに同期して再サ
ンプリングするためにもピッチ同期信号Ｐｓｉ、ＰＳ２
が利用される。

ＡＤＦ２１及び２２出力された各チャンネルのディジタ
ル楽音波形サンプル値データを７キユムレータ２３で合
計し、１６チヤンネル分のサンプル値データを合計した
楽音波形サンプル値データを求める。アキュムレータ２
３の出力データをディジタル／アナログ変換器２４でア
ナログの楽音信号に変換し、サウンドシステム２５を介
して発音する。

この実施例の仕様において、フィルタ係数の供給は２つ
のモードで制御される。１つは「スタティックモード」
であり、これは楽音の発音期間中はフィルタ係数を変更
しないモードである。もう１つは「ダイナミックモード
」であり、これは楽音の発音期間中はフィルタ係数を時
間的に変化させるモードであり、フィルタリングによる
音色の時間的変化が得られる。スタティックモードのた
めのフィルタ係数は、ＡＤＦ２１及び２２の内部のフィ
ルタパラメータメモリ内に記憶されている。

ダイナミックモードのためのフィルタ係数は、ダイナミ
ック制御用パラメータメモリ２６に記憶されており、こ
れはマイクロコンピュータ１４の制御の下で時間的に切
替えて読み出され、パス２８を介してＡＤＦ２１及び２
２に与えられる。ダイナミック／スタティック選択スイ
ッチ２７は、フィルタ係数の供給をどちらのモードで制
御するかを選択するためのスイッチである。

なお、クロック周波数について一例を示すと、マスタク
ロックパルスφは約３．２ＭＨｚであり。

ピッチ同期信号Ｐｓｉ、ＰＳ２の時分割１サイクル（８
タイムスロツト）の繰返し周波数は４００ｋＨｚであり
、ディジタル楽音波形サンプル値データＴＤＫの時分割
１サイクル（フィルタにおける１演算サイクル）（６４
タイムスロツト）の繰返し周波数は５０ｋＨ２である。

次に、第２図における各回路の詳細例について説明する
。

くピッチ同期信号の発生について〉 第４図はピッチ同期信号発生回路１９の一例を示すもの
で、これは一方の系統（第１〜第８チヤンネル）のピッ
チ同期信号ＰＳ１を発生する。もう一方のピッチ同期信
号ＰＳ２も第４図と同一の構成によって発生される。

ピッチ同期信号ＰＳ１は、Ｐナンバメモリ２９から読み
出したＰンバをカウンタ３０で各チャンネル毎に時分割
的にカウントすることに基づき発生される。Ｐナンバと
は、成る基準オクターブにおける各音名Ｃ−Ｂに対応す
る周波数を持つ楽音波形の１周期中のサンプル点数を示
す数である。

ピッチ同期信号ＰＳ１を第３図に示すように８チャンネ
ル時分割で発生するようにする場合、その基本的なサン
プリング周波数（換言すればピッチ同期信号ＰＳ１の分
解能）はマスタクロックパルスφの１／８の周波数（例
えば４００ｋＨｚ）であり、これはどの音名でも共通で
ある。他方、基本的なサンプリング周波数が共通である
ため、各音名のＰナンバは、その音名周波数に対応して
夫々異なる値を示す。基準オクターブにおける成る音名
の周波数をｆｎとし、上述の共通のサンプリング周波数
（４００ｋＨｚ）をｆｃとすると、その音名に対応する
Ｐナンバは次のようにして定まる。

Ｐナンバ＝ｆｃ＋ｆｎ　　　　　　　−（１）ここで、
共通サンプリング周波数ｆｃがｆｃ　＝　４００ｋＨｚ
、音名Ａの周波数ｆｎがｆｎ＝：４４０Ｈｚ　（ツまり
Ａ４音）であるとすると、音名ＡのＰナンノ（は、上記
式から。

音名ＡのＰナンバ＝　４０００００÷４４０　＝　９０
９となる。

一方、トーンジェネレータ１８内で発生可能な楽音波形
１周期当りの異なるサンプル点振幅値のサンプル点数が
６４であるとすると、周波数ｆｎの実効サンプリング周
波数ｆｅは、 ｆｅ＝ｆｎＸ　６４　　　　　　　　　＝（２）となり
、ｆｎ＝４４０Ｈｚの場合は、 ｆｅ＝４４０Ｘ６４＝２８１６０Ｈｚ となる。

同様にして、成る基準オクターブにおける各音名のＰナ
ンバと実効サンプリング周波数ｆａを下記表のように決
定することができる。この場合、基準オクターブはＧ４
音からＦ＃５音までの１オクターブである。

第　　１　　表 第４図のカウンタ３０において、ピッチ同期信号ＰＳ１
は、マスタクロックパルスφに基づき確立される共通サ
ンプリング周波数ｆｃをＰナンバに応じて分局すること
により得られる。前述から明らかなように、Ｐナンバは
１周期波形中の共通サンプリング周波数ｆｃの周期数つ
まりサンプル点数であり、一方、トーンジェネレータ１
８で発生可能な楽音波形１周期当りの実効的なサンプル
点数は前述の通り６４である。従って、共通サンプリン
グ周波数ｆｃを分周する分周数を 分周数＝Ｐナンバ÷６４　　　　　・・・（３）とすれ
ば、その分周出力として楽音１周期当り６４個のパルス
を得ることができ、これにより６４個の実効的なサンプ
ル点をすべて確立することができる。このようにして定
まる分局数によって共通サンプリング周波数ｆｃを分周
すると、前記（１）、（２）、（３）式より、 ｆｃ÷分周数＝　（ｆｎ　Ｘ　Ｐナンバ）÷（Ｐナンバ
÷６４）＝ｆｎ　Ｘ　６４　＝ｆｅ　　　　　−（４）
となり、この分周出力によってサンプル点アドレスを変
化させることにより実効サンプリング周波数ｆｅを確立
することができる。このようにして確立される実効サン
プリング周波数ｆｅは、音名周波数ｆｎに調和しており
、ピッチ同期が実現される。

カウンタ３０から発生される各チャンネルのピッチ同期
信号ＰＳ１はそのチャンネルに割当てられた鍵の音名に
対応して上記（４）式で示される・ような分局出力信号
すなわち実効サンプリング周波数ｆａを持つ信号である
。

ところで上記（３）式で定まる分周数は整数になるとは
限らず、小数を含むことが多い０例えば、音名Ａの場合
。

分局数＝９０９÷６４舛１４．２０ である。そこで、カウンタ３０における分周動作は、後
述のように、（３）式で定まる分局数に近い２つの整数
で適宜分周し、その平均的な結果として（３）式で定ま
る分局数で分周したのと同じ結果が得られるようにして
いる。

第４図において、Ｐナンバメモリ２９は、前記第１表に
示すような基準オクターブにおける各音名のＰナンバを
予め記憶している。各チャンネルに割当てられた鍵のキ
ーコードＫＣがバス２８を介してトーンジェネレータ１
８に与えられ、該トーンジェネレータ１８の内部におい
て第１〜第８チヤンネルのキーコードＫＣが第３図のＰ
Ｓｌのチャンネルタイミングに示すようなタイミングで
時分割多重化され、第９〜第１６チヤンネルのキーコー
ドＫＣが第３図のＰＳ２のチャンネルタイミングに示す
ようなタイミングで時分割多重化される。こうして時分
割多重化された第１〜第８チヤンネルのキーコードＫＣ
がＰナンバメモリ２９に入力される。Ｐナンバメモリ２
９は入力された第１〜第８チヤンネルのキーコードＫＣ
の音名に対応してＰナンバを時分割的に読み出す。

カウンタ３０は、Ｐナンバメモリ２９から読み出された
Ｐナンバを入力する加算器３１と、この加算器３１の出
力をｒＯＪ入力に入力したセレクタ３２と、このセレク
タ３２の出力を入力した８ステージのシフトレジスタ３
３と、シフトレジスタ３３の出力の下位ビット（小数部
）をゲートして加算器３１の他の入力に与えるゲート３
４と、シフトレジスタ３３の出力の上位ビット（整数部
）を入力して全ビットが“１”の７ビツトから成るオー
ル“１″信号と加算する加算器３５とを含んでいる、Ｐ
ナンバそれ自体は１２ビツトの２進コ一ド化信号である
が、加算器３１の出力は桁上がり信号のビットとして１
ビット余分に含む１３ビツトの信号から成る。

反転キーオンパルスＫＯＮＰと加算器３５のキャリアウ
ド出力ｃｏから出力された信号がアンド回路３６に入力
されており、このアンド回路３６の出力がセレクタ３２
の選択制御入力に加わる。

アンド回路３６の出力信号が“Ｏ”のときは加算器３１
からセレクタ３２のｒＯＪ入力に与えられた信号が選択
され、′１”のときは「１」入力に与えられた信号が選
択される。セレクタ３２の「１」入力には、シフトレジ
スタ３３の出力の下位ビット（小数部）と加算器３５の
出カフビット（整数部）とから成る１３ビツトの信号が
与えられる。キーオンパルスＫＯＮＰは鍵の押し始めで
一度だけ１”となる信号であり、第１〜第８チヤンネル
に対応するものが時分割多重化されている。反転キーオ
ンパルスＫＯＮＰはこのキーオンパルスＫＯＮＰを反転
した信号である。

セレクタ３２、シフトレジスタ３３、加算器３５の部分
は、Ｐナンバに応じて前記（３）式に示すような分局数
を確立し、この分周数の整数部に応じて共通サンプリン
グ周波数ｆｃの分周を行うための回路である。加算器３
１は、上記分周数の小数部に応じて前記整数部の値を調
整するためのものである。

前記（３）式において除数６４は２６であるため、分周
数を求めるために格別の割算を行うことなく、単にＰナ
ンバの下位６ビツトを小数部として取扱うだけで該Ｐナ
ンバに対応する分周数を確立することができる。従って
、加算器３１．セレクタ３２及びシフトレジスタ３３の
出力信号１３ビツトのうち下位６ビツトが小数部の重み
であり、上位７ビツトが整数部の重みである。

加算器３５においてオールｒｅ　１　ｕ信号を加算する
ことは１減算することに等しい。従って、加算器３５で
は、事実上、シフトレジスタ３３の出力の整数値から１
減算することを行う、この加算器３５の減算結果は演算
されなかった小数部の６ビツトデータと共にセレクタ３
２の「１」入力に戻され、シフトレジスタ３３を経由し
て再び加算器３５に入力される。シフトレジスタ３３は
マスタクロックパルスφによってシフト制御されるため
、同じチャンネルの信号がシフトレジスタ３３がら出力
される周期はマスタクロックパルスφの８倍の周期つま
り共通サンプリング周波数ｆｃの周期である。

鍵の押し始めにおいて、その鍵が割当てられたチャンネ
ルタイミングで反転キーオンパルス■ＮＰが一度だけｄ
ｉ　Ｏ′３となり、このとき、セレクタ３２の「ＯＪ入
カを介して該軸のＰナンバが選択される。このＰナンバ
の整数部がシフトレジスタ３３から加算器３５に与えら
れ、共通サンプリング周波数ｆｃの周期で該整数部から
ｌが繰返し減算される。整数部の減算結果が１以上の値
のとき。

加算器３５のキャリイアウド出方ｃＯからは絶えずキャ
リイアウド信号１（１１１が出力され、アンド回路３６
の条件が成立するので、セレクタ３２は「１」入力を選
択し続ける。減算の繰返しにょってやがて加算器３５の
出力が“０″になったときつまりＰナンバの整数部の数
と同数のｆｃの周期が経過したとき、加算器３５のキャ
リイアウド信号は出力されず、アンド回路３６の条件は
成立しない。そのとき、セレクタ３２は「０」入力を選
択し、Ｐナンバとシフトレジスタ３３の出力の下位６ビ
ツト（小数部データ）とを加算した加算器３１の出力を
選択する。こうして、小数部の加算によって幾分変更さ
れた値のＰナンバがシフトレジスタ３３に与えられ、今
度は変更されたＰナンバの整数値から１減算することが
繰返される。なお。

ゲート３４は反転キーオンパルスＫＯＮＰによって鍵の
押し始めでだけ不能化され、それ以外のときは常時小数
部データを加算器３１に与える。加算器３１におけるＰ
ナンバに対する小数部データの加算によって実際に分局
に使用する分周数の整数値はＰナンバから求まる分局数
の整数値よりも１大きくなることがある０例えば、音名
ＡのＰナンバは９０９であり、その分局数は１４．２０
であるが、最初はその整数値１４に従って分周を行うが
、次は１４．２０＋０．２０＝１４．４０となり、やが
て１５．００となりその整数値１５に従って分局を行う
ことになる。こうして、Ｐナンバによって求まる分周数
の整数値と同じか、それよりも１大きい数に従って、共
通サンプリング周波数ｆｃの分周が行われ、平均的な結
果としてＰナンバによって求まる分周数に従う分周動作
が達成される。加算器３５のキャリイアウド出力ＣＯの
信号がその分周出力に相当するものであり、これをイン
バータ３７で反転した信号がピッチ同期信号ＰＳ１とし
て出力される。

理解を深めるために、音名Ａを例にして、セレクタ３２
の出力の変化の一例を示す、変化タイミングは共通サン
プリング周波数ｆｃの周期である。

最初はＰナンバ９０９に対応する分局数１４．２０であ
り１次にその整数値が１減った１３．２０であり、以下
、　１２．２０．１１．２０．１０．２０、・・・２．
２０．１．２０とその整数値が順次１づつ減少するａｆ
ｃの１４周期目にセレクタ３２の「１」入力に加わる数
値が０゜２０となり、このときキャリイアウド信号が“
０”となり、ピッチ同期信号ＰＳ１が１″′となり、セ
レクタ３２では「０」入力を選択する。セレクタ３２の
「０」入力にはＰナンバ９０９に対応する分周数１４．
２０にシフトレジスタ３３から与えられる小数値０．２
０を加算した値１４．４０が与えられている。従って、
１４．４０がセレクタ３２から出力される。その後セレ
クタ３２の出力は１３．４０．１２．４０．１１．４０
、・・・２．４０．１．４０と順次１づつ減少してゆき
、ｆｃの１４周期目にセレクタ３２の「１」入力に加わ
る数値が０．４０となると共に、加算器３５のキャリイ
アウド信号が“０”となり、ピッチ同期信号ＰＳ１が発
生される。このとき加算器３１の出力は１４．２０＋０
．４０＝１４．６０であり、これがセレクタ３２の「０
」入力を介してシフトレジスタ３３に与えられる。こう
して、音名Ａの場合は１４又は１５を分周数として分周
が行われ、共通サンプリング周波数ｆｃ　（例えば４０
０ｋＨ２）の１４又は１５サイクル毎にピッチ同期信号
ＰＳ１が“１”となる。

もう一方の第９〜第１６チヤンネルに対応するピッチ同
期信号ＰＳ２も上述と同様にして発生される。

くトーンジェネレータの説明〉 トーンジェネレータ１８においては上述のようにして発
生した各チャンネルのピッチ同期信号ＰＳ１、ＰＳ２を
利用して、発生すべき楽音のピッチに同期したサンプリ
ングタイミングに従って該楽音信号を発生するようにす
ることができる。勿論、これに限らず、ピッチに同期し
ていないサンプリングタイミングに従って楽音信号を発
生するようにすることも可能である。

発生すべき楽音のサンプル点アドレス（瞬時位相角）を
指定するアドレスデータは、各チャンネルのピッチ同期
信号ＰＳ１、ＰＳ２をチャンネル別に夫々独立にカウン
トすることにより発生することができる。ただし、ピッ
チ同期信号Ｐｓ１、ＰＳ２は前述の基準オクターブ（０
４〜Ｆ＃５音）のピッチに対応しているので、上記アド
レスデータを発生する場合は、発生すべき楽音のオクタ
ーブ音域に応じて上記ピッチ同期信号ＰＳ１、ＰＳ２の
カウントの際のカウントレートを切換える必要がある。

例えば、０３〜Ｆ＃４のオクターブの楽音を発生する場
合は、ピッチ同期信号ＰＳ１゜ＰＳ２が発生する毎に０
．５をカウントし、０４〜Ｆ＃５のオクターブの楽音を
発生する場合は。

ピッチ同期信号Ｐｓｉ、ＰＳ２が発生する毎に１をカウ
ントし、０５〜Ｆ＃６のオクターブの楽音を発生する場
合は、ピッチ同期信号Ｐｓｉ、ＰＳ２が発生する毎に２
をカウントする。こうして、発生すべき楽音のピッチ及
びオクターブに同期して変化するアドレスデータを各チ
ャンネル毎に発生し、このアドレスデータに基づきディ
ジタル楽音信号を発生する。

トーンジェネレータ１８における楽音信号発生方式はど
のようなものを用いてもよい。例えば、上記アドレスデ
ータに応じて波形メモリに記憶した楽音波形サンプル値
データを順次読み出す方式（メモリ読出し方式）、ある
いは上記アドレスデータを位相角パラメータデータとし
て所定の周波数変調演算を実行して楽音波形サンプル値
データを求める方式（ＦＭ方式）、あるいは上記アドレ
スデータを位相角パラメータデータとして所定の振幅変
調演算を実行して楽音波形サンプル値データを求める方
式（ＡＭ方式）、など公知のどのような方式を用いても
よい。また、メモリ読出し方式を採用する場合、波形メ
モリに記憶する楽音波形は１周期波形のみであってもよ
いが、複数周期波形である方が音質の向上が図れるので
好ましい。

複数周期波形を波形メモリに記憶しこれを読み出す方式
は、例えば特開昭５２−１２１３１３号に示されたよう
に発音開始から終了までの全波形を記憶しこれを１回読
み出す方式、あるいは特開昭５８−１４２３９６号に示
されたようにアタック部の複数周期波形と持続部の１又
は複数周期波形を記憶し、アタック部の波形を１回読み
出した後持続部の波形を繰返し読み出す方式、あるいは
特開昭６０−１４７７９３号に示されたように離散的に
サンプリングした複数の波形を記憶し、読み出すべき波
形を時間的に順次切換えて指定し、指定された波形を繰
返し読み出す方式、など種々の方式が公知であり、これ
らを適宜採用してよい。

〈アダプティブディジタルフィルタの予備的説明〉ディ
ジタルフィルタの演算型式としては、基本的には有限イ
ンパルス応答（Ｆ　Ｉ　Ｒ）フィルタと無限インパルス
応答（ＩＩＲ）フィルタとがあるが、この実施例のアダ
プティブディジタルフィルタ装置２１．２２においては
ＦＩＲフィルタを採用している。まずＦ　ＬＲフィルタ
に関連する一般的説明を行う。

（ａ）Ｆ−ＩＲフィルタの基本回路構成第５図はＦＩＲ
フィルタの基本回路構成図であり、ｘ（ｎ）は任意のｎ
番目のサンプル点のディジタル楽音波形サンプル値デー
タであり、該ＦＩＲフィルタの入力信号である。ｚ−ｘ
は単位時間遅れ要素であり、１サンプリング周期の時間
遅れを設定するものである。従って、ｘ（ｎ−１）はｎ
　−１番目のサンプル点のディジタル楽音波形サンプル
値データであり、ｘ　（ｎ　−Ｎ　＋　１　）はｎ−Ｎ
＋１番目のサンプル点のディジタル楽音波形サンプル値
データである。Ｎはインパルス応答の持続時間であり、
該ＦＩＲフィルタの次数に相当する。ｈ（０）〜ｈ（Ｎ
−１）はＮ次のフィルタ係数である。このフィルタ係数
が入力された三角形のブロックは乗算要素であり、遅延
要素で遅延された各サンプル点のデータｘ（ｎ）〜ｘ（
ｎ−Ｎ＋１）に対して夫々に対応するフィルタ係数ｈ（
０）〜ｈ（Ｎ−１）を乗算する。乗算出力が入力された
十記号を付したブロックは加算要素であり、各乗算出方
を加算合計し、出力信号ｙ（ｎ）を得る。

このようなＦＩＲフィルタのインパルス応答（ｈ（ｎ）
）の２変換すなわち伝達関数は、＝ｈ（０）　＋ｈ（１
）ｚ−１＋　−ｈ（Ｎ　−１）ｚ−（Ｎ−”・・・（５
） と表わされる。

（ｂ）ＦＩＲフィルタの直線位相特性 このようなＦＩＲフィルタの１つの特徴は、位相特性を
直線位相とすることができることである。

直線位相とすると、フィルタの人出カ波形間においてそ
の位相が完全に直線特性で対応し、出力波形に歪みが生
じない、従って、楽音、音声、オーディオ等の信号のフ
ィルタ処理に好適である。直線位相のＦＩＲフィルタに
おいては、位相特性が角周波数ωの関数として θ（ω）＝−αω　　　　　　　　　・・・（６）とな
ることが要求される。ここでαは位相遅れといわれる定
数である。また、上記のような直線位相特性をもつＦＩ
Ｒフィルタの必要十分条件は、下記（８）式のようにそ
のインパルス応答が対称性をもち、下記（７）式のよう
に位相遅れαが持続時間（フィルタの次数）Ｎによって
一意的に規定されることである。

α＝　（Ｎ−１）／２　　　　　　　　　・・・（７）
ｈ（ｎ）＝ｈ（Ｎ−１−ｎ）　　　　　　　−（８）た
だし０≦ｎ≦Ｎ−１ （ｃ）フィルタ係数の対称性 上記（８）式のようにインパルス応答が対称性をもつと
いうことは、フィルタ係数ｈ（０）〜ｈ（Ｎ−１）が対
称性を持つことを意味する。すなわち、フィルタ係数を
対称特性で設定することにより、前述の直線位相特性を
実現することができるのである。

インパルス応答が対称性の一例を図示すると、次数Ｎが
奇数の場合は第６図のようであり、Ｎが偶数の場合は第
７図のようである１図から明らかなように、ｎ＝（Ｎ−
１）／２を中心とする対称特性を示す。Ｎが奇数の場合
は、（Ｎ−１）／２次が中心となり、その両側のインパ
ルス応答が対称となる。Ｎが偶数の場合は、（Ｎ−２）
／２次とＮ／２の中間が中心となり、その両側のインパ
ルス応答が対称となる。対称位置にある次数同士はフィ
ルタ係数が同じ値であるため、全ての次数Ｎのフィルタ
係数を準備する必要はなく、その半分でよい。詳しくは
、Ｎが奇数の場合は、０次から（Ｎ−１）／２次までの
（（Ｎ−１）／２）＋１個のフィルタ係数を準備すれば
よ＜、　（（Ｎ−１）／２）＋１次からＮ−１次までの
フィルタ係数は０次から（（Ｎ−１）／２）−１次まで
の対称位置にあるフィルタ係数を利用すればよい、すな
わち０次とＮ−１次とでは同じフィルタ係数を使用し、
１次とＮ−２次とでも同じフィルタ係数を使用する。ま
た。

Ｎが偶数の場合は、０次から（Ｎ−２）／２次までのＮ
／２個のフィルタ係数を準備すればよく、Ｎ／２次から
Ｎ−１次までのフィルタ係数は０次から（Ｎ−２）／２
次までの対称位置にあるフィルタ係数を利用すればよい
。

（ｄ）直線位相ＦＩＲフィルタの周波数応答第６図、第
７図のようにインパルス応答が対称性を示す直線位相Ｆ
ＩＲフィルタの周波数応答Ｈ”（ｅ”）の特性を例示す
ると第８図、第９図のようである。Ｎが奇数の場合は第
８図のようにω＝π（ここでπはサンプリング周波数ｆ
ｓの１／２に対応している）のときのレベルがＯに固定
されず、任意に設定できる。Ｎが偶数の場合は第９図の
ようにω＝πのときのレベルが必らずＯになる。ここか
ら明らかなように１次数Ｎが奇数の場合は、フィルタ係
数の設定によってバイパスフィルタ特性を実現すること
が可能であるが、Ｎが偶数ノ場合はバイパスフィルタ特
性を実現することが不可能である。しかし、Ｎが偶数の
方がフィルタ設計がし易く、ローパスフィルタやバンド
パスフィルタの設計には適している。

そこで、実現しようとするフィルタ特性に応じてフィル
タの次数Ｎの偶奇を切替えるようにすることが好ましく
、この実施例のアダプティブディジタルフィルタ装！２
１．２２においてはそのような次数Ｎの偶奇切替えを行
うことができるような仕様となっている。すなわちバン
ドパスフィルタやローパスフィルタの特性のフィルタリ
ングを行う場合は次数Ｎを偶数に設定し、バイパスフィ
ルタ特性のフィルタリングを行う場合は次数Ｎを奇数に
設定する。

（ｅ）ＦＩＲフィルタのその他の特徴 ＦＩＲフィルタのその他の特徴としては、フィードバッ
クループがないため、安定性がよいという特徴がある。

すなわち、ＩＩＲフィルタのようにフィードバックルー
プがある場合は発振等の問題が起るが、ＦＩＲフィルタ
では発振等の問題が生じず、設計も容易である。

また、フィルタ特性を時間的に変化させる場合において
もＦＩＲフィルタは有利である。この場合、通常は１時
間的に異なるフィルタ特性の各々に対応してフィルタ係
数の組を夫々準備しなければならないが、そうするとフ
ィルタ特性の時変動を細かくするには多数のフィルタ係
数の組が必要とされる。この問題点を解決するために１
時間的にある程度層れた２組のフィルタ係数を準備し。

その２組のフィルタ係数の間で補間を行うことによりそ
の間の時間経過に伴ってフィルタ係数の組を密に発生さ
せ、こうして補間によって発生したフィルタ係数によっ
て時間的に変動するフィルタ特性を設定することが考え
られる。このようにフィルタ係数の補間を実時間で行い
ながら時変動フィルタ特性を実現する場合、ＦＩＲフィ
ルタのように安定性のよいものは、不安定性を考慮して
フィルタ係数を工夫する必要がないので、非常に有利で
ある。

また、ディジタルフィルタにおける信号の語長は有限で
あるため、制限された語長内に信号データを必然的に丸
めなければない、このような丸めがノイズとなるのであ
るが、ＦＩＲフィルタではフィードバックループがない
ため、丸めによる誤差が累積されることがないので、ノ
イズ対策上有利である。

なお、上述したようなＦＩＲフィルタの諸特性について
は、例えば書籍ｒＴｈｅｏｒｙ　ａｎｄ　Ａｐｐｌｉｃ
ａｔｉｏｎ　ｏｆ　Ｄｉ（ｉｔａｌ　Ｓｉｇｎａｌ　Ｐ
ｒｏｃｅｓａｉｎｇＪ　（著者：　Ｌａｗｒｅｎｃｅ、
　Ｒ，Ｒａｂｉｎｅｒ　；　Ｂｅｒｎａｒｄ、　Ｇｏｌ
ｄ、発行社：　Ｐｒａｎｔｉｃｅ　　）ｆａｌｌ　Ｉｎ
ｃ）に詳しく記載されている。

次に、この実施例におけるアダプティブディジタルフィ
ルタ装置！２１及び２２におけるいくつかの特徴につい
て予め簡単に説明する。

（ｆ）フィルタ係数の求め方 フィルタ係数は実際の楽音を分析することにより求めら
れる。フィルタ係数を求めるための手順の一例を第１０
図を参照して説明すると、まず、異なる音色を示す２種
類の楽音波形（Ｊｌ（楽音波形）を自然楽器音からサン
プ′リングすることにより準備する。例えば、原楽音波
形１は強い鍵タッチで演奏されたピアノ音の波形であり
、原楽音波形２は弱い鍵タッチで演奏されたピアノ音の
波形である。次に、高速フーリエ変換を行い、原楽音波
形１．２のフーリエ成分を分析し、これに基づき両波形
１，２のスペクトル特性を求める。次に、波形１．２の
スペクトル特性の差を求める０次に。

差のスペクトル特性を量子化し、これに基づきフィルタ
係数を求める処理を行う。最後に求めたフィルタ係数を
メモリに記憶する。

フィルタ特性の時変動を実現するするフィルタ係数はダ
イナミック制御用パラメータメモリ２６（第２図）に記
憶し、時間的に変化しない定常的なフィルタ特性を実現
するフィルタ係数はＡＤＦ２２及び２２（第２図）内に
パラメータメモリに記憶する。

なお、上述で２波形の差のスペクトル特性に基づきフィ
ルタ係数を求める理由は、トーンジェネレータ１８（第
２図）で一方の原楽音波形（例えば強い鍵タッチに対応
する波形）に相当する楽音信号を発生し、これに対して
差のスペクトル特性に従うフィルタリングを施すことに
より他方の原楽音波形（例えば弱いタッチに対応する波
形）に相当する楽音信号を得るようにするためである。

鍵タッチに応じたフィルタリングを行う場合、全ての鍵
タツチ強度の段階に対応してフィルタ係数の組を準備し
ておかずに、いくつかの段階に対応するフィルタ係数の
組だけを準備しておき、準備されていない鍵タツチ強度
に対応するフィルタ係数は上述と同様の補間によって求
めるようにしてもよい。

勿論、鍵タッチに対応するフィルタ係数のみならず、音
高（又は音域）あるいは音色種類あるいはその他種々の
ファクタに対応するフィルタ係数を上述と同様の手法に
よって準備する。

（ｇ）ピッチに同期したフィルタ演算 ＡＤＦ２１及び２２（第２図）における各サンプル点毎
のフィルタ演算タイミングはピッチ同期信号ＰＳ１及び
ＰＳ２によって設定される。このことは、フィルタ演算
における単位時間遅れ（第５図のｚ−１）がピッチ同期
信号Ｐｓｉ、ＰＳ２によって設定されることを意味する
。すなわち、フィルタ演算におけるサンプリング周波数
ｆｓはピッチ同期信号Ｐｓｉ、ＰＳ２によって設定され
る。

具体的には各音名Ｇ−Ｆ＃に対応するピッチ同期信号Ｐ
ｓｉ、ＰＳ２の周波数は前出の第１表に示した実効サン
プリング周波数ｆｅと同じであるから、ＡＤＦ２１及び
２２におけるフィルタ演算のサンプリング周波数ｆｓは
、入力された楽音信号の音名に応じて同表に示すように
異なるものとなる。フィルタ演算におけるサンプリング
周波数ｆｓは、第８図及び第９図に示すような周波数応
答特性におけるω＝２πに該当するにこから明らかなよ
うに、音名に応じてサンプリング周波数ｆｓが変化する
と、周波数応答特性におけるω＝２πに対応する周波数
もそれに応じて変化することになり、得られるフィルタ
特性は移動フォルマント特性となる。このような移動フ
ォルマント特性は楽音信号の音色制御に非常に適したも
のである。

これに対してフィルタ演算におけるサンプリング周波数
が入力信号のピッチに無関係に一定である場合は、得ら
れるフィルタ特性は固定フォルマントとなる。

（ｈ）ピッチ同期／非同期の切替 上述のように移動フォルマントのフィルタは楽音の音色
制御に適しているが、得ようとする音色又は効果によっ
ては固定フォルマントのフィルタの方が望ましい場合が
ある。また、ピッチベント操作子１３（第２図）を操作
して発生音のピッチを大きくスライドさせる場合も固定
フォルマントのフィルタの方が好ましい。そのために、
この実施例のＡＤＦ２１及び２２では、フィルタ演算を
ピッチ同期で行うか非同期で行うかの切替えができるよ
うな仕様となっている。また、このようなピッチ同期／
非同期の切替えは全チャンネル一様ではなく、各チャン
ネル別に独立にピッチ同期又は非同期の指定を行うこと
ができるようになっている。

因みに、ピッチベント操作時には固定フォルマントのフ
ィルタの方が好ましい理由は、次の通りである。ピッチ
ベント操作子１３によるピッチ制御は、僅かなピッチず
れ制御のみならず、数音程にわたる大きなピッチスライ
ド制御も可能であり、その場合前出の第１表に示す音名
Ｇ−Ｆ＃のオクターブの境界を横切ってピッチ制御が施
されることがある。そのとき、ピッチに同期したフィル
タ演算を行っているとサンプリング周波数ｆｓが急激に
変動し、それに伴ないカットオフ周波数も急激に変動し
く移動フォルマントであるため）、不自然な音色変化を
もたらす。例えば、ピッチベント操作によって発音中の
楽音がＦ＃５音から０５音にスライドしたとすると、サ
ンプリング周波数が４７．３５９　ｋ　Ｈｚから２５．
０８８　ｋ　Ｈｚに急激に変動しく前記第１表参照）移
動フォルマントの場合は、その差と同じ分だけカット周
波数も急激に変動する。このような不都合を防ぐには、
ピッチベント操作時は移動フォルマント（ピッチに同期
したフィルタ演算）とせずに、固定フォルマント（ピッ
チに非同期のフィルタ演算）とするのがよい。ピッチ非
同期のフィルタ演算の場合、ＡＤＦ２１及び２２におけ
るフィルタ演算のサンプリング周波数は第３図の例では
５０　ｋ）Ｉｚである。

（ｉ）ダイナミック／スタティックに応じたフィルタ次
数の切替 前述の通り、ダイナミックモードにおいては、発音時に
実時間で、マイクロコンピュータ１４の制御の下でダイ
ナミック制御用パラメータメモリ２６（第２図）からダ
イナミック制御用パラメータデータを読み出し、これを
ＡＤＦ２１．２２の内部に転送しなければならない、そ
のため、データ転送時間に制限があり、フィルタ係数の
次数が多いと、制限された時間内に全次数のフィルタ係
数パラメータデータを転送できないおそれがある。

従って、ダイナミックモードにおけるフィルタ次数は実
時間のデータ転送時間に見合った制限された次数としな
ければならない。

他方、スタティックモードの場合は発音中にフィルタ係
数を変化させる必要がないためそのような問題はない。

また、フィルタ次数が多いほど細かなフィルタ特性を実
現することができるので好ましい。従って、スタティッ
クモードにおいてはフィルタ次数を十分に多くするよう
にしている。

以上のような理由で、この実施例の仕様では、ダイナミ
ックモードかスタティックモードかに応じてフィルタ次
数を切換えるようにしている。例えば、スタティックモ
ードのときのフィルタ次数を３２次（但しこれは偶数次
特性の場合であって、奇数次特性の場合は３１次）とし
、ダイナミックモードのときのフィルタ次数をその半分
の１６次（奇数次特性の場合は１５次）としている。

（ｊ）フィルタ係数の重みづけ制御 １つのフィルタ係数の２進ディジタルデータ形式は、１
２ビツトのフィルタ係数データ部と、３ビツトの重みづ
けデータ部とからなる。３ビツトの重みづけデータ部は
、０、＋１、＋２、＋３゜＋４．及び＋５ビツトの６通
りのシフト量のうち１つを指示するものであり、このシ
フト量に応じてフィルタ係数データ部がシフトされ、そ
の重みづけがなされる。１２ビツトのフィルタ係数デー
タ部を最大で５ビツトシフトし得る重みづけ制御を行う
ことにより、フィルタ係数のダイナミックレンジが実質
的に１７ビツトに拡大される。このような重みづけ制御
によって、十分なダイナミックレンジを確保しつつ、メ
モリに記憶しておくフィルタ係数のビット数は少なくて
済むので、フィルタ係数メモリの容量の節約に役立つ。

くアダプティブディジタルフィルタの全体説明〉第１１
図は第１〜第８チヤンネルに対応するアダプティブディ
ジタルフィルタ装置ｉ１　（ＡＤＦ）　２１の内部構成
例を略示するブロック図であり、もう一方のＡＤＦ２２
も全く同様に構成することができる。

入力インターフェース３８はトーンジェネレータ１８（
第２図）からピッチ同期信号ＰＳ１を受入れて、各チャ
ンネルのピッチ同期信号ＰＳ１をＡＤＦ２１内部の演算
タイミングに適合させた状態に整形するものであり、そ
の詳細例は第１２図に示されている。

タイミング信号発生回路３９は、ＡＤＦ２１内部の各種
の動作を制御するタイミング信号を発生すると共に、入
力インターフェース３８から与えられる各チャンネルの
ピッチ同期信号に対応する信号に基づきフィルタ演算動
作に必要な種々の演算タイミング信号を発生するもので
あり、その詳細例は第１３図に示されている。後述する
ように、各チャンネルのフィルタ演算は時分割的に行わ
れるため、このタイミング信号発生回路３９から適切な
タイミングで各チャンネルのフィルタ演算動作制御用の
タイミング信号を与えてやるようになっている。

ステートメモリ４０．４２及び乗算器及びアキュムレー
タ部４１．４３は、ＦＩＲフィルタのフィルタ演算を実
行するディジタルフィルタ回路である。ステートメモリ
４０と乗算器及びアキュムレータ部４１からなるディジ
タルフィルタ回路（これをＡ系列のディジタルフィルタ
回路という）は第１乃至第４チヤンネル（Ｃｈｉ〜Ｃｈ
４）のフィルタ演算を行うものでステートメモリ４２と
乗算器及びアキュムレータ部４３からなるディジタルフ
ィルタ回路（これをＢ系列のディジタルフィルタ回路と
いう）は第５乃至第８チヤンネル（Ｃｈ５〜Ｃｈ８）の
フィルタ演算を行うものである。各系列Ａ、Ｂのディジ
タルフィルタ回路では、夫々４チャンネル分のフィルタ
演算を時分割的に行うようになっている。第１〜第８チ
ヤンネルのフィルタ演算を２系列Ａ、Ｂに分けて行うよ
うにした理由は、回路設計上の理由による。ステートメ
モリ４０．４２はトーンジェネレータ１８（第２図）か
ら与えられたディジタル楽音信号サンプル値データＴＤ
Ｘをピッチ同期信号ＰＳ１に同期して取込み、所定のフ
ィルタ次数に対応する段数だけ該ピッチ同期信号ＰＳ１
に対応するタイミングで遅延するものであり、第５図の
ＦＩＲフィルタ基本回路における単位遅延要素ｚ−１の
集合に対応する。乗算器及びアキュムレータ部４１．４
３は、ステートメモリ４０．４２で遅延されたディジタ
ル楽音信号サンプル値データに対してその遅延次数に対
応する次数のフィルタ係数を乗算し、各次数の乗算結果
を累算合計するものであり、第５図のＦＩＲフィルタ基
本回路における乗算要素及び加算要素に対応する。Ａ系
列のステートメモリ４０と乗算器及びアキュムレータ部
４１の詳細例は第１４図に示されており、Ｂ系列のもの
もこれと同様に構成することができる。

マイコンインタフェース４４はマイクロコンピュータ１
４（第２図）の制御の下でデータ及びアドレスバス２８
を介して与えられる各種データを受入れ、ＡＤＦ２１内
の各回路に供給するものである。このインタフェース４
４を介して受入れられるデータの種類は次の通りである
。

キーコードＫＣ：　各チャンネルに割当てられた鍵を示
す。

キーオンパルスＫＯＮＰ　：　　各チャンネルに割当て
られた鍵の押し始めで一度だけ信号Ｉｔ　１７１となる
。

タッチコードＴＣＨ：　　各チャンネルに割当てられた
鍵の押圧時のタッチの強さを示す。

音色コードｖＮ：　各チャンネルに割当てられた鍵に対
して選択されている音色種類（ボイス）を示す。

上記ＫＣ，ＫＯＮＰ、ＴＣＨ，ＶＮは、所定の時分割タ
イミングに従って各チャンネルのものが時分割多重化さ
れた状態でインタフェース４４から出力され、パラメー
タプロセシングユニット（ＰＰｔＪということがある）
４５に与えられる。

ピッチ同期／非同期指定信号ＰＡＳＹ　：　　このＡＤ
Ｆ２１におけるディジタルフィルタ演算をピッチ同期で
行うか非同期で行うかの指定を行う信号である。この信
号ＰＡＳＹも各チャンネル毎に時分割で与えられるよう
にすることができ、フィルタ演算のピッチ同期／非同期
制御を各チャンネル毎に独立に行うことができる。この
信号ＰＡＳＹは、選択された音色種類、あるいはピッチ
ベント操作子１３（第２図）の操作内容、あるいは専用
又は適宜の操作子の操作状態、等に応じて発生され、バ
ス２８を介してインタフェース４４に与えられる。イン
タフェース４４から出力されたピッチ同期／非同期指定
信号ＰＡＳＹは入力インタフェース３８に与えられ、ピ
ッチ同期信号ＰＳ１に応じた信号の発生を該入力インタ
フェース３８が行うべきか否かの制御を行うために使用
される。

ダイナミック用フィルタパラメータＤＰＲ：マイクロコ
ンピュータ１４の制御の下でダイナミック制御用パラメ
ータメモリ２６（第２図）から読み出されたフィルタパ
ラメータ（フィルタ係数）である。前述の通り、このダ
イナミックモード用フィルタパラメータＤＰＲの内容は
発音中の時間経過に伴って変化する。このダイナミック
モード用フィルタパラメータＤＰＲのデータ形式も前述
と同様に、１２ビツトのフィルタ係数データ部と３ビツ
トの重みづけデータ部とから成り、更に、次数の偶奇を
識別するデータを含む。また、前述の通り、このダイナ
ミックモード用フィルタパラメータＤＰＲの一組の次数
は１６次（又は１５次）である。更に、前述から明らか
なように、直線位相特性におけるフィルタ係数の対称性
により、実際に準備する一組のダイナミックモード用フ
ィルタパラメータＤＰＲは８次分だけでよい。

ダイナミック／スタティック選択信号ＤＳ：ダイナミッ
ク／スタティック選択スイッチ２７（第２図）の操作に
応じて発生される信号であり、フィルタ演算を前述のダ
イナミックモードで行うかスタティックモードで行うか
を指示する。

上記ＤＰＲ，ＤＳはインタフェース４４からパラメータ
セレクタ４６に与えられる。

パラメータメモリ４７は、スタティックモードのための
フィルタパラメータ（フィルタ係数）を記憶したもので
ある。

パラメータプロセシングユニット４５は、上記パラメー
タメモリ４７からスタティックモード用のフィルタパラ
メータを読み出す働きをする。すなわち、キーオンパル
スＫＯＮＰが与えられたとき、音色コードＶＮ、タッチ
コードＴＣＨ、キーコードＫＣの内容に基づき読み出す
べきパラメータメモリ４７のアドレスを計算し、このア
ドレスに記憶されているフィルタパラメータを該メモリ
４７から読み出す。読み出されたスタティックモード用
フィルタパラメータＳＰＲはパラメータセレクタ４６に
与えられる。このスタティックモード用フィルタパラメ
ータＳＰＨのデータ形式も前述のＤＰＲと同様である。

また、前述の通り、スタティックモード用フィルタパラ
メータＳＰＨの一組の次数は３２次（又は３１次）であ
る。更に、前述から明らかなように、直線位相特性にお
けるフィルタ係数の対称性により、実際に準備する一組
のスタティックモード用フィルタパラメータＳＰＲは１
６次分だけでよい。

パラメータセレクタ４６は、ダイナミック／スタティッ
ク選択信号ＤＳの内容に応じてダイナミックモード用又
はスタティックモード用のフィルタパラメータＤＰＲ，
ＳＰＲの一方を選択する。

選択されたパラメータはＡ系列及びＢ系列のパラメータ
供給回路４８．４９に入力される。Ａ系列のパラメータ
供給回路４８では第１〜第４チヤンネルのフィルタパラ
メータＤＰＲ又はＳＰＲを受は入れ、これを記憶し、フ
ィルタ演算タイミングに同期してステートメモリ４０及
び乗算器及びアキュムレータ部４１に供給する。Ｂ系列
のパラメータ供給回路４９では第５〜第８チヤンネルの
フィルタパラメータに関して同様のことを行う。

スタティックモード用のフィルタパラメータＳＰＲは、
鍵押圧当初に一度だけパラメータメモリ４７から読み出
されて、以後はパラメータ供給回路４８．４９に記憶さ
れる。従って、スタティックモードにおいては発音期間
中はフィルタ係数が変化せず、一定のフィルタ特性を維
持する。他方、ダイナミックモード用のフィルタパラメ
ータＤＰＲは、新しい内容のパラメータがマイコンイン
タフェース４４を介して与えられるまでパラメータ供給
回路４８．４９で記憶され、その記憶内容はパラメータ
ＤＰＲの内容が時間的に変化する毎に書替えられる。

パラメータ供給回路４８．４９から出力されるフィルタ
パラメータのうち次数の偶奇を識別する偶奇識別データ
ＥｏＡ１〜ＥｏＡ４．ＥＯＢ１〜ＥＯＢ４はステートメ
モリ４０．４２に与えられ、フィルタ係数データ部Ｃ０
ＥＡ、Ｃ０ＥＢ及び重みづけデータ部ＷＥＩＡ、ＷＥＩ
Ｂは乗算器及びアキュームレータ部４１．４３に与えら
れる。なお、図中の符号において末尾のＡ又はＢはＡ系
列とＢ系列の区別を表わす。データＥＯＡＩ〜ＥＯＡ４
．ＥＯＢＩ〜ＥＯＢ４は各チャンネルのものが並列的に
与えられるが、データＣ０ＥＡ、Ｃ０ＥＢ、ＷＥＩＡ、
ＷＥＩＢは各チャンネルのものが時分割的に与えられる
。

パラメータプロセシングユニット４５、パラメータセレ
クタ４６、パラメータメモリ４７、パラメータ供給回路
４８．４９の詳細例は第１５図に示されている。

ピッチ同期出力回路５０は、乗算器及びアキュムレータ
部４１．４３から出力された各チャンネルのフィルタ済
みの楽音信号サンプル値データを入力し、これらを各々
のピッチに同期したタイミングでサンプリングし直す回
路である。ここでサンプリング制御に用いる信号は、入
力インタフェース３８から与えられる。ピッチ同期信号
ＰＳＩＤであり、これは各チャンネルのピッチ同期信号
ＰＳ１を所定時間遅延したものである。ピッチに同期し
た再サンプリングのために、遅延したピッチ同期信号Ｐ
ＳＩＤを用いる理由は、前段でのディジタルフィルタ演
算における各チャンネルの楽音信号の時間遅れに合わせ
るためである。このようにディジタルフィルタ出力信号
をそのピッチに同期して再サンプリングする処理は、サ
ンプリング周波数を楽音ピッチに調和させるので、折返
しノイズの問題を解決する。ピッチに同期してディジタ
ルフィルタ演算を行う場合は、ディジタルフィルタ出力
信号はピッチに同期したサンプリング周期を持つのでピ
ッチ同期出力回路５０を特に設けなかったとしてもピッ
チ同期を実現することができるが、ピッチに非同期でデ
ィジタルフィルタ演算を行う場合はピッチ同期を実現す
るためにはピッチ同期出力回路５０が必要である。ピッ
チ同期出力回路５０の詳細例は第１６図に示されている
。

次にアダプティブディジタルフィルタ装置２１の各部の
詳細例について説明する。

なお、各回においてブロック中に「ＩＤ」、「８Ｄ」等
の数字と文字りが伴記された回路は、遅延回路若しくは
シフトレジスタであり、前の数字は遅延段数若しくはス
テージ数を示す。また。

この遅延回路又はシフトレジスタブロックにおいて、遅
延制御クロックパルス又はシフト制御クロックパルスが
入力されることが図示されていないものは、マスタクロ
ックパルスφ（第３図参照）によって遅延又はシフト制
御がなされる。

く入力インタフェース３８：第１２図〉第１２図におい
て、ピッチ同期信号ＰＳ１はオア回路５１．５２を介し
てシフトレジスタ５３に入力される。第３図に示すよう
にこのピッチ同期信号ＰＳ１は８タイムスロツトを１サ
イクルとして８チャンネル分が時分割多重化されており
、成るチャンネルに割当てられた鍵のピッチに同期する
周期でそのチャンネルに対応する１タイムスロツトに信
号“１”が生じる。シフトレジスタ５３の出力はアンド
回路５４、オア回路５２を介して入力側に戻され、８チ
ャンネル分のピッチ同期信号ＰＳ１が８ステージのシフ
トレジスタ５３内で循環保持される。各チャンネルに対
応する８個のラッチ回路５５が並列的に設けられており
、シフトレジスタ５３から出力されるピッチ同期信号が
そのデータ人力りに並列的に入力される。各ラッチ回路
５５のラッチ制御人力りには各チャンネルに対応するラ
ッチタイミング信号φＦＳＬ（２５）。

φＦＳ２　（２９）、−・・・φＦＳ８　（５６）が夫
々入力表れる。φＦＳの次に記された数字はチャンネル
番号を示し、その次のかっこ内の数字は１演算サイクル
（第３図に示す６４タイムスロツト）中のタイムスロッ
ト番号を示し、そのタイムスロット番号に対応するタイ
ムスロットにおいて該ラッチタイミング信号が信号″１
”となる。例えば、信号φＦＳＬ　（２５）はタイムス
ロット２５で信号１１１　ＩＩとなり、これは第１チヤ
ンネルに対応している。第３図を参照すると明らかなよ
うにタイムスロット２５はピッチ同期信号ＰＳ１におけ
る第１チヤンネルの時分割タイミングに対応している。

従って、この信号φＦＳＬ　（２５）によってラッチ制
御されるラッチ回路５５の部分にはチャンネル１のピッ
チ同期信号ＰＳ１の内容（ピッチに同期したタイミング
では信号“１″、それ以外のタイミングでは信号ＩＩ　
Ｏ＄１　）がラッチされる。

他のチャンネル２〜８も同様であり、各チャンネルのピ
ッチ同期信号が所定のタイミングでラッチ回路５５に夫
々並列的にラッチされる。

なお、各チャンネルに対応するラッチタイミング信号＄
ＦＳ１　（２５）　〜＄ＦＳ８　（５６）は第１３図も
のデコーダ５６から発生される。デコーダ５６はカウン
タ５７の出力をデコードして様々な種類のタイミング信
号を発生する。カウンタ５７はマスタクロックパルスφ
をカウントするモジュロ６４のカウンタであり、システ
ムシンクロパルス５ＹＮＣ（第３図）によって定期的に
リセットされる。各チャンネル１〜８に対応するラッチ
タイミング信号φＦＳＬ　（２５）　〜＄ＦＳ８　（５
６）がどのタイムスロットで発生するかは第１３図の表
示から明らかであろう。

第１２図に戻り、各タイミング信号φＦＳ　１（２５）
〜φＦＳ８（５６）はノア回路５８で多重化されかつ反
転される。ノア回路５８の出方はアンド回路５４に入力
される。二′れにより、ラッチ回路５５への取り込みが
行われたチャンネルに関するシフトレジスタ５３の記憶
がクリアされる。

一方、ピッチ同期信号ＰＳ１が′１″となったチャンネ
ルに対応してラッチ回路５５にラッチされた信号Ｉｔ　
１１ｊは１次のサイクルでそれに対応するラッチタイミ
ング信号φＦＳＬ（２５）〜φＦＳ８（５６）が発生す
るまで保持される。こうして、ラッチ回路５５には、ピ
ッチ同期信号Ｐｓ１が１”となったチャンネルに対応し
て６４タイムスロツト分の時間だけ信号Ｉｔ　Ｉ　Ｐ＋
が保持される。

各チャンネルに対応するラッチ回路５５の出力はフィル
タ演算要求信号φＦ１〜φＦ８として第１３図のタイミ
ング信号発生回路３９に与えられる。

後述するように、このフィルタ演算要求信号φＦ１〜φ
Ｆ８が１４１　＄１になったとき１サンプル点分のフィ
ルタ演算が実行される。ピッチ同期信号ＰＳ１が発生し
たときのみフィルタ演算要求信号φＦ１〜φＦ８がＩＩ
　１　ｒｔとなるので、結局、フィルタを施すべき楽音
信号のピッチに同期したディジタルフィルタ演算が行わ
れることになる。

例えば、第１７図に示すように、タイムスロット９のと
きにピッチ同期信号ＰＳ１が１１１”となったとすると
（この場合この信号Ｉｔ　１　ｔｔはチャンネル１のピ
ッチ同期信号である）、これがシフトレジスタ５３で循
環保持され、タイムスロット２５でタイミング信号φＦ
ＳＬ　（２５）が発生したときラッチ回路５５にラッチ
され、チャンネル１に対応するフィルタ演算要求信号φ
Ｆ１がそのタイムスロット２５において４１１１１に立
上る。この信号φＦ１は次のサイクルのタイムスロット
２４まで合計６４タイムスロット分の時間幅だけ信号４
１１　ＩＩを維持する。

くタイミング信号発生回路３９：第１３図〉第１３図に
おいて、タイミング信号発生回路３９は、前述のデコー
ダ５６及びカウンタ５７の他に、第１２図の入力インタ
フェース３８から与えられる各チャンネルのフィルタ演
算要求信号φＦ１〜φＦ８に応じてフィルタ演算動作制
御用のタイミング信号を発生する演算タイミング発生回
路３９１〜３９８を各チャンネル（Ｃｈｉ〜Ｃｈ８）毎
に具えている。図ではチャンネル１の回路３９１のみ詳
細を示したが、他のチャンネル２〜８の回路３９２〜３
９８も同一構成であり、そこに入力されるタイミング信
号Ｔ（３３）、Ｔ（４９）、・・・の時間関係だけが異
なる。タイミング信号Ｔ（３３）、Ｔ（４９）、・・・
はデコーダ５６から発生される。前述と同様に、タイミ
ング信号を示す符号においてかっこ内の数字は、１演算
サイクル（第３図に示す６４タイムスロツト）中のタイ
ムスロット番号を示し、そのタイムスロット番号に対応
するタイムスロットにおいて該タイミング信号が１”と
なることを示す。デコーダ５６から発生される他のタイ
ミング信号についても同様であり。

かっこ内の数字を参照することによりそのタイミング信
号がどのタイムスロットにおいて発生するか（“′１”
となるか）が容易に判る０例えば、タイミング信号Ｔ（
３３）は第１７図に示すようにタイムスロット３３にお
いて信号“１″となるものであり、信号Ｔ（３−１８）
はタイムスロット３から１８までの間で信号“１”とな
るものである。

チャンネル１の演算タイミング信号発生回路３９１につ
いて説明すると、フィルタ演算要求信号φＦ１とタイミ
ング信号Ｔ（３，３）がアンド回路５９に与えられる。

従って、フィルタ演算動作を行うべきことが要求された
ならば、タイムスロット３３のタイミングでアンド回路
５９の出力が１１１　Ｉｔとなる。このアンド回路５９
の出力信号と、この信号を遅延回路６０で１タイムスロ
ツト遅延した信号とがオア回路６１に与えられる。この
オア回路６１の出力はフィルタデータサンプリングクロ
ック信号ＲＬＡＩとしてディジタルフィルタ回路におけ
る単位遅延を制御するために利用される。

この信号ＲＬＡ１は第１７図に示すようにタイムスロッ
ト３３と３４のときにＬＬ　Ｉ　Ｉｔとなる。

アンド回路６２にはアンド回路５９の出力とチャンネル
１の偶奇識別データＥＯＡＩ　（これは第１１図のパラ
メータ供給回路４８から出力されたものである）をイン
バータ６３で反転した信号が与えられる。このデータＥ
ＯＡＩは実現しようとするフィルタ特性の次数が偶数次
のとき信号１１１　Ｉｔであり、奇数次のとき信号“Ｏ
″、である。アンド回路６２の出力は遅延回路６４で２
タイムスロツト遅延され、インピット信号ＩＮＨＡ１と
して出力される。フィルタ次数が奇数のときアンド回路
６２の出力信号はタイムスロット３３で１１１”となり
、その２タイムスロツト後のタイムスロット３５のとき
信号ＩＮＨＡ１が“１１ｊとなる（第１７図参照）。フ
ィルタ次数が偶数ならば、信号ＩＮＨＡＩは常に０”で
ある。このインピット信号ＩＮＨＡ１は、ディジタルフ
ィルタ回路の演算動作において偶数次の最高次数（３２
次）の演算を禁止することにより奇数次のフィルタ特性
を実現するために使用される。

タイミング信号Ｔ（３−１８）とＴ　（３５−５０）が
オア回路６５に入力されており、その出力とアンド回路
５９の出力がオア回路６６に入力されている。オア回路
６６の出力は遅延回路６７で１タイムスロツト遅延され
、第１シフトクロツク信号φＦＦＡｌとして出力される
（第１７図参照）。また、オア回路６６の出力と遅延回
路６４の出力をインバータ６８で反転した信号がアンド
回路６９に加わっており、その出力を遅延回路７０で１
タイムスロツト遅延した信号が第２シフトクロツク信号
φＦＬＡＩとして出力される（第１７図参照）。

信号φＦＬＡＩは、フィルタ次数が偶数ならばタイムス
ロット３６のとき１１１　Ｉｔであるが、奇数ならば１
１０”である。これらのシフトクロック信号φＦＦＡｌ
、　φＦＬＡＩは、ディジタルフィルタ回路において各
次数毎の演算動作を時分割的に行うために、ステートメ
モリ４０（第１１図）内の各遅延段階に対応する楽音信
号サンプル値データを順次シフトするために使用される
。

タイミング信号Ｔ　（３５−５０）に応じてタイムスロ
ット３５から５０の間で“１″となる乗算タイミング信
号ＰＤＯＡＩ　（第１７図参照）は。

ディジタルフィルタ回路において楽音信号サンプル値デ
ータとフィルタ係数との乗算を行うべき期間を指示する
ものである。

Ａ系列における他のチャンネル２〜４に対応する演算タ
イミング信号発生回路３９２〜３９４において用いられ
るタイミング信号Ｔ　（４９）　、　Ｔ（１９−３４）
、Ｔ　（５１−２）、・・・はチャンネル１のタイミン
グ信号Ｔ　（３３）、Ｔ　（３−１８）、Ｔ　（３５−
５０）のタイミングから順に１６タイムスロツトづつず
れたものである。従って、チャンネル１の回路３９１が
ら出力される各信号ＲＬＡＩ〜ＰＤＯＡＩと同様の信号
ＲＬＡ２〜ＰＤＯＡ２．−ＲＬＡ４〜ＰＤＯＡ４が他の
チャンネル２〜４の回路３９２〜３９４から夫々順次１
６タイムスロツトづつずれたタイミングで発生される。

これに基づき、Ａ系列のディジタルフィルタ回路（特に
乗算器及びアキュムレータ部４１）において、１演算サ
イクル＝６４タイムスロツトの間で１６タイムスロツト
毎の時間区間で４つのチャンネル１〜４のフィルタ演算
動作を時分割的に行わせることができるようになってい
る。

Ｂ系列の各チャンネル５〜８に対応する演算タイミング
信号発生回路３９５〜３９８においても各チャンネル間
で１６タイムスロツトづつずれた所定のタイミングでタ
イミング信号Ｔ　（４９）。

Ｔ　（１９−３４）、Ｔ　（５１−２）、・・・が使用
され、上述と同様の各種信号ＲＬＢＩ〜ＰＤＯＢＩ。

・・・ＲＬＢ４〜ＰＤＯＢ４が発生される。

Ａ系列に対応する演算タイミング信号発生回路３９１〜
３９４で発生された各信号ＲＬＡ１〜ＰＤＯＡ４はＡ系
列のステートメモリ４０に与えられ、Ｂ系列に対応する
回路３９５〜３９８で発生された各信号ＲＬＢＩ〜ＰＤ
ＯＢ４はＢ系列のステートメモリ４２（第１１図）に与
えられる。

くステートメモリ４０：第１４図〉 第１４図において、Ａ系列のステートメモリ４０はＡ系
列の各チャンネル１〜４に対応するステートメモリ４０
１〜４０４を並列的に具えている。

チャンネル１のステートメモリ４０１のみ詳細を示した
が、他のチャンネル２〜４のステートメモリ４０２〜４
０４も同一構成であり、そこに入力される信号が異なっ
ている。上述の各チャンネル１〜４に対応する演算タイ
ミング信号発生回路３９１〜３９４（第１３図）から発
生された各信号ＲＬＡＩ　〜ＰＤＯＡ１．−ＲＬＡ４〜
ＰＤＯＡ４は、自己のチャンネルに対応するステートメ
モリ４０１〜４０４に夫々入力される。

同図に示したステートメモリ４０と乗算器及びアキュム
レータ部４１の詳細を説明する前に、これらの回路から
成るディジタルフィルタ回路の基本動作について第１８
図及び第１９図に示す略図を参照して説明する。

く偶数次のフィルタ演算基本動作：第１８図〉第１８図
は、上記ディジタルフィルタ回路において偶数次（３２
次）から成るフィルタ特性を実現する場合のＦＩＲ型フ
ィルタ演算の基本動作を説明するための略図であり、（
ａ）はブロック図、（ｂ）は各演算タイミングにおける
（ａ）のシフトレジスタＳＲＩ、ＳＲ２の各ステージＱ
Ｏ−Ｑ１５、Ｑ１６〜Ｑ３１内の楽音信号サンプル値の
状態を示す。

第１のシフトレジスタＳＲＩは１６ステージを持ち、フ
ィルタをかけるべきディジタル楽音信号サンプル値デー
タＸｙ１がセレクタ５ＥＬＬを介して入力される。セレ
クタ５ＥＬＬを介して新しいサンプル値データＸｉを取
り込むための信号としては前述のフィルタデータサンプ
リングクロック信号ＲＬＡ　（チャンネル１の場合はＲ
ＬＡＩ）が使用され、シフトレジスタＳＲＩのシフトク
ロックパルスとしては前述の第１シフトクロツク信号φ
ＦＦＡ（チャンネル１の場合はφＦＦＡＩ）が使用され
る。第１のシフトレジスタＳＲＩの各ステージＱＯ−Ｑ
１５にはサンプル点ｎからｎ　−１５までの１６個のサ
ンプル値データＸｎ−Ｋｎ−ｔｓが保持される。このシ
フトレジスタＳＲＩの最終ステージの出力はセレクタＳ
　Ｅ　Ｌｌを介してサンプリングクロック信号ＲＬＡが
無いとき第１ステージに戻される。このシフトレジスタ
ＳＲＩは右方向のみにシフトされる。

第２のシフトレジスタＳＲ２も１６ステージを持ち、第
１のシフトレジスタＳＲＩの出力がセレクタ５ＥＬ２を
介して入力される。セレクタ５ＥＬ２を介してＳＲＩの
出力をＳＲ２に取り込むための信号として前述のフィル
タデータサンプリングクロック信号ＲＬＡが使用され、
該ＳＲ２のシフトクロックパルスとしては前述の第２シ
フトクロック信号φＦＬＡ　（チャンネル１の場合はφ
ＦＬＡ１）が使用される。この第２のシフトレジスタＳ
Ｒ２の各ステージＱ１６〜Ｑ３１にはサンプル点ｎから
ｎ−１６からｎ−３１までの１６個のサンプル値データ
ｘ）１−８．〜ｘｆｉ−、１が保持される。

シフトレジスタＳＲ２の最終ステージＱ３１はセレクタ
５ＥＬ２を介してサンプリングクロック信号ＲＬＡが無
いとき第１ステージＱ１６に接続される。このシフトレ
ジスタＳＲ２は双方向シフト型であり、サンプリングク
ロック信号ＲＬＡが“１”のとき右シフトモード、０”
のとき左シフトモードとなる。

シフトレジスタＳＲＩ、ＳＲ２のステージＱ１５とＱ１
６の出力が加算器ＡＤＤで加算され、その加算結果が乗
算器ＭＵＬに与えられ、フィルタ係数Ｃ０ＥＡが乗算さ
れる。その乗算結果はアキュムレータＡＣＣに与えられ
、全次数に関する乗算結果がそこでアキュムレートされ
る。こうして。

アキュムレータＡＣＣからは１サンプル点分のフィルタ
演算結果が出力される。

加算器ＡＤＤで２サンプル点分のサンプル値データを加
算し、それに共通のフィルタ係数Ｃ０ＥＡを乗算器ＭＵ
Ｌで乗算する理由は、前述の「フィルタ係数の対称性」
による、すなわち、対称関係にある２つのサンプル値デ
ータには同じ値のフィルタ係数が掛けられるため、それ
らを別々に乗算せずに、加算した上で１回の乗算によっ
て両サンプル値データへの係数乗算を同時に行うように
している。

第１８図の（ｂ）において、たて軸の演算タイミングは
マスタクロックに応じた１タイムスロツト毎に進行する
。そこに示した数字は便宜上の順序を示すもので１演算
サイクル（６４タイムスロツト）中のタイムスロット番
号を絶対的に示すものではない６図の例では、演算タイ
ミング１のとき、シフトレジスタＳＲＩ、ＳＲ２の各ス
テージＱＯ〜Ｑ３１にＸｉからｘｙｌ−３ｔまでの３２
サンプル点のサンプル値データが入っている。

図の例では、演算タイミング２のときサンプリングクロ
ック信号ＲＬＡが“１”になるものとしている、これに
より、シフトクロック信号φＦＦＡ、φＦＬＡに応じて
シフトレジスタＳＲＩ、ＳＲ２が１ステージ右シフトさ
れ、この演算タイミング２では図示のような状態となる
。このときのシフトクロック信号φＦＦＡ、φＦＬＡは
チャンネル１の場合は第１７図のφＦＦＡｌ、φＦＬＡ
１の欄に示すようにタイムスロット３４で発生するもの
である。同図から明らかなように、次の１タイムスロツ
トはシフトクロック信号φＦＦＡ、φＦＬＡは発生せず
、従って第１８図（ｂ）の演算タイミング３では各ステ
ージＱＯ−Ｑ３１の状態は変化しない、しかし、演算タ
イミング３から１８までの１６タイムスロツト幅は、チ
ャンネル１でいえば乗算タイミング信号ＰＤＯＡＩ　（
第１７図）が発生するタイムスロット３５〜５０に対応
しており、この間で乗算及びアキュムレートが行われる
。

つまり、演算タイミング３では、ステージＱ１５とＱ１
６に入っているＸｎ−ｔ４とＸｎ−ｔｓのサンプル値デ
ータが加算器ＡＤＤで加算され、これに第１６次のフィ
ルタ係数が掛けられ、その結果がアキュムレータＡＣＣ
に保持される。

演算タイミング４から１８までの間は、１タイムスロツ
ト毎に、第１のシフトレジスタＳＲＩは右シフト、第２
のシフトレジスタＳＲ２は左シフトされ、各ステージＱ
Ｏ〜Ｑ３１の状態は図示のように順次変化する。従って
、演算タイミング４ではｘｉ−１，とｘｎ−ａｓが加算
され、これに第１５次のフィルタ係数が乗算され、その
結果がアキュムレータＡＣＣに累算される。次の演算タ
イミング５ではｘｉ−１，とＸｆｉ−□７について同様
の演算が行われ。

こうして対称位置にある２サンプル値データに関して同
様のフィルタ係数演算が順次時分割で行われ、演算タイ
ミング１８では最後の対称位置にあるＸｆｉや、とＸ　
ｎ−ａ。に関して同様の演算が行われ、これで全次数の
フィルタ演算が完了する。次の演算タイミング１９では
もう一度シフトが行われ、図示のように、各ステージＱ
Ｏ−Ｑ３１に遅延された時間順に各サンプル値データｘ
ｎや、〜Ｘｎ−３Ｉｌ＋が並ぶ。

〈奇数次のフィルタ演算基本動作：第１９図〉第１９図
は、奇数次（３１次）からなるフィルタ特性を実現する
場合のＦＩＲ型フィルタ演算の基本動作を説明するため
の略図であり、（ａ）はブロック図、（ｂ）は各演算タ
イミングにおける（ａ）のシフトレジスタＳＲＩ、ＳＲ
２の各ステージＱＯ−Ｑ１５．Ｑ１６〜Ｑ３０の楽音信
号サンプル値の状態を示す。

（ａ）における各ブロックは第１８図（ａ）に示したも
のと同一であり、異なる点は、ステージＱ１６の出力が
ゲートＧＴを介して加算器ＡＤＤに与えられることであ
る。ゲートＧＴはインヒビット信号ＩＮＨＡ（第１チヤ
ンネルではＩ　ＮＨＡｌ）を反転した信号によって制御
されるようになっており、該信号ＩＮＨＡが“１″のと
きステージＱ１６の出力信号が加算器ＡＤＤに与えられ
ることを禁止する。また、第２のシフトレジスタＳＲ２
の第１６ステージＱ３１は利用せず、第１５ステージＱ
３０と第１ステージＱ１６がセレクタ５ＥＬ２を介して
接続される。

（ｂ）において、第１シフトレジスタＳＲＩの状態変化
は第１８図（ｂ）と同じである。第２シフトレジスタＳ
Ｒ２の状態変化は第１８図（偶数次の場合）とは若干具
なる。第２のシフトレジスタＳＲ２のシフトクロツタ信
号φＦＬＡは、演算タイミング４のとき偶数次モードで
は′１”であったが奇数次モードでは“０”となる（チ
ャンネル１の場合は第１７図のφＦＬＡＩの欄のタイム
スロット３６参照）。従って、奇数次モードでは、第１
９図（ｂ）に示すように、第２のシフトレジスタＳＲ２
の内容は、演算タイミング４ではシフトされず、演算タ
イミング５から１９の間で順次左シフトされる。

演算タイミング３では、シフトレジスタＳＲＩ、ＳＲ２
の各ステージＱＯ−Ｑ３０には３１次の各遅延段階に対
応する楽音信号サンプル値Ｘｆｉヤ、〜ｘｎ−ｚｓが順
番に入っており、ステージＱ１５に中央の次数のサンプ
ル値Ｘｙｌ−□４が入っている。第６図に示されている
ように、奇数次モードの対称の中央に位置する次数では
それ単独に対応して固有のフィルタ係数が割り当てられ
る。従って、演算タイミング３では、インヒビット信号
ＩＮＨＡによってステージＱ１６の出力を禁止し、中央
次数に対応するステージＱ１５の出方信号のみを加算器
ＡＤＤに加え、乗算器ＭＵＬにおいて該中央次数に対応
する固有のフィルタ係数を乗算する。

演算タイミング４では、第１のシフトレジスタＳＲＩの
みが右シフトされ、第２のシフトレジスタＳＲ２はシフ
トされない、従って、ステージＱ１５にはｘｙｌ−１，
が入り、Ｑ１６にはｘｉ−１ｓが入っている。また、イ
ンヒビット信号ＩＮＨＡは１１０　Ｉ＋となり、ゲート
ＧＴが開かれる。こうして、中央次数の両隣の次数に対
応するサンプル値Ｘ　ｎ−０□。

Ｘｙｌ−１，が加算器ＡＤＤに与えられて加算され、乗
算器ＭＵＬにおいて両者に共通のフィルタ係数が乗算さ
れる。

演算タイミング５〜１８ではＳＲＩが順次右シフト、Ｓ
Ｒ２が順次左シフトされ、図示のように対称位置にある
サンプル値がステージＱ１５，０１６に入り、両者が加
算されて共通のフィルタ係数が乗算される。

くディジタルフィルタ回路：第１４図〉第１４図を参照
してチャンネル１に対応するステートメモリ４０１につ
いて説明する。１６ステージの一方向シフトレジスタ７
１は第１８図、第１９図の第１のシフトレジスタＳＲＩ
に対応するものであり、チャンネル１に対応する第１の
シフトクロック信号φＦＦＡｌによってシフト制御され
る。トーンジェネレータ１８（第２図）から供給された
ディジタル楽音信号サンプル値データＴＤＫはラッチ回
路７３に入力され、ラッチタイミング信号ＸＬＤＡＩに
従ってチャンネル１のサンプル値データが該ラッチ回路
７３に取込まれる。

楽音信号サンプル値データＴＤＸにおける各チャンネル
の時分割タイミング（第３図参照）に対応して、各チャ
ンネル１〜８に対応するラッチタイミング信号ＸＬＤＡ
Ｉ〜ＸＬＤＡ４．ＸＬＤＢＩ〜ＸＬＤＢ４がデコーダ５
６（第１３図）から発生される。前述のように、第１３
図の各信号表示の末尾のかっこ内の数字はその信号が発
生するりイムスロット番号を示す、各チャンネルに対応
するステートメモリ内にはラッチ回路７３と同様のラッ
チ回路が設けられており、各々に対応するラッチタイミ
ング信号ＸＬＤＡＩ　〜ＸＬＤＡ４．ＸＬＤＢ１〜ＸＬ
ＤＢ４によって各チャンネル１〜８の楽音信号サンプル
値データＴＤＫが別々にラッチされ、こうしてデマルチ
プレクスされる。

ラッチ回路７３にラッチされたチャンネル１の楽音信号
サンプル値データはセレクタ７４のＡ入力にあたえられ
る。セレクタ７４は第１３図の演算タイミング信号発生
回路３９１から与えられるフィルタデータサンプリング
クロック信号ＲＬＡ１が“１”のとき六入力を選択し、
それ以外のときはＢ入力に加わるシフトレジスタ７１の
第１６ステージの出力信号を選択する。前述の通り、こ
の信号ＲＬＡＩは楽音のピッチに同期するものであり、
ピッチに同期してセレクタ７４で新しいサンプル値デー
タ（Ａ入力）を選択し、これをシフトレジスタ７１に与
える。第１７図から明らかなように、信号ＲＬＡＩが“
１”となるタイムスロット３４で、シフトクロック信号
φＦＦＡｌが“Ｉ　Ｉ＋となるので、シフトレジスタ７
１はセレクタ７４から与えられる新しいサンプル値デー
タを第１ステージ（ＱＯ）に取込む。次のタイムスロッ
ト３５ではシフト動作を一時休止し、続くタイムスロッ
ト３６〜５１で順次右シフトするのは前述の通りである
。

双方向シフトレジスタ７２は第１８図、第１９図の第２
のシフトレジスタＳＲ２に対応するものである。この双
方向シフトレジスタ７２の各ステージＱ１６〜Ｑ３１は
図示のようにセレクタＳＬ１〜５Ｌ１６とラッチ回路Ｌ
ＣＩ〜ＬＣ１６から成っていて、双方向シフトが可能な
ように接続されている。すなわち、最初のステージＱ１
６のセレクタＳＬＩのＡ入力には第１のシフトレジスタ
７１の最終ステージ（Ｑ１５）の出力信号が入力され、
他の各ステージＱ１７〜Ｑ３１のセレクタＳＬ２〜５Ｌ
１６のＡ入力には夫々前のステージのラッチ回路ＬＣＩ
〜ＬＣ１５の出力が入力され。

また、各ステージのセレクタＳＬＩ〜５Ｌ１６のＢ入力
には次のステージのラッチ回路ＬＣ２〜ＬＣ１６，ＬＣ
Ｉの出力が入力される。これにより、各セレクタＳＬＩ
〜５Ｌ１６のＡ入力が選択されたとき右シフトモードと
なり、Ｂ入力が選択されたとき左シフトモードとなる。

各セレクタＳＬＩ〜５Ｌ１６の選択信号としてサンプリ
ングクロック信号ＲＬＡＩが用いられ、これが１１１”
のときＡ入力選択つまり右シフトモードとなる。ただし
、奇数次モードのときにステージＱ　３．１を無効にす
るために、ステージＱ３０のセレクタ５Ｌ１５が他とは
幾分具なっている。つまり、このセレクタ５Ｌ１５には
Ｃ入力が設けられており、そこにステージＱ１６の出力
信号が加わる。チャンネル１に関する偶奇識別データＥ
ＯＡＩが１”　（つまり偶数次モード）のときアンド回
路７５１が可能化され、信号ＲＬＡＩが“０”のとき該
アンド回路７５１の出力が信号“１”となり、これによ
りセレクタ５Ｌ１５がＢ入力を選択し、ステージＱ３１
の出力がステージＱ３０に与えられる（左シフトされる
）。ＥＯＡＩが０”のとき（奇数次モードのとき）アン
ド回路７６１が可能化され、信号ＲＬＡＩが１６０１１
のときセレクタ５Ｌ１５がＣ入力を選択し、ステージＱ
１６の出力がステージＱ３０に与えられる（Ｑ３１を飛
越して左シフトされる）。

以上の構成により、第１及び第２のシフトレジスタ７１
．７２の内容の変化状態は偶数次モードと奇数次モード
の別に応じて第１８図（ｂ）、第１９図（ｂ）に示した
ものと全く同様になる。

第２のシフトレジスタ７２の第１ステージＱ１６の出力
信号はゲート７５を介してゲート７６に与えられる。ゲ
ート７５はインヒビット信号ＩＮＨＡＩを反転した信号
によって制御されるもので、第１９図のゲートＧＴに対
応するものである。ゲート７６は、第１のシフトレジス
タ７１の出力信号（ステージＱ１５の出力信号）とゲー
ト７５を介して与えられる第２のシフトレジスタ７２の
出力信号（ステージＱ１６の出力信号）を入力し、乗算
タイミング信号ＰＤＯＡＩ　（第１７図参照）によって
開放される。

ゲート７６の出力は乗算器及びアキュムレート部４１の
加算器７７に与えられ、そこで２つの楽音信号サンプル
値データが加算される。この加算器７７は第１８図、第
１９図の加算器ＡＤＤに対応するものである。加算器７
７の出力は遅延回路７８で１タイムスロツト遅延されて
乗算器７９に入力される０乗算器７９は遅延回路７８を
介して与えられる楽音信号サンプル値データに遅延回路
８０を介して与えられるフィルタ係数データＣ０ＥＡを
乗算するものである。乗算器７９の出力は遅延回路８１
で４タイムスロツト遅延されてシフタ８２に与えられる
。シフタ８２のシフト制御入力には５タイムスロツトの
遅延を設定する遅延回路８３を介して重みづけデータＷ
ＥＩＡが与えられる。この乗算器７９とシフタ８２は、
第１８図、第１９図の乗算器ＭＵＬに対応するものであ
る。

すなわち、前述の通り、フィルタ係数データＣ０ＥＡは
フィルタ係数の有効ビットのデータであり、乗算器７９
においてこのフィルタ係数の有効ビットと楽音信号サン
プル値データとの乗算が行われる。そして、この乗算結
果をシフタ８２において重みづけデータＷＥＩＡの値に
応じたビット数だけシフトすることにより、フィルタ係
数の実数と楽音信号サンプル値データとの乗算が完了す
る。

シフタ８２の出力はアキュムレータ８４に与えられ、１
チャンネル分の各次数に対応する乗算結果がアキュムレ
ートされる。アキュムレータ８４の出力はラッチ回路８
５に入力され、演算終了タイミング信号ＦＥＮＤＡに従
ってラッチされる。

この信号ＦＥＮＤＡは第１３図のデコーダ５６から発生
される。同図中に表示されているように。

この信号ＦＥＮＤＡはタイムスロット８．２４゜４０．
５６においてＫｌ　Ｉ　ＩＩとなる。タイムスロット５
６ではチャンネル１の演算結果をラッチし、８ではチャ
ンネル２の演算結果をラッチし、２４ではチャンネル３
の演算結果をラッチし、４０ではチャンネル４の演算結
果をラッチする。デコーダ５６からはＢ系列の演算終了
タイミング信号ＦＥＮＤＢも同様に発生される。

乗算器及びアキュムレート部４１は、４つのチャンネル
によって時分割共用される。すなわち。

加算器７７には、チャンネル１のステートメモリ４０１
のゲート７６の出力のみならず、チャンネル２〜４のス
テートメモリ４０２〜４０４内に設けられている同様の
機能をもつゲートの出力信号が多重的に入力される。各
ステートメモリ４０１〜４０４の出力ゲート７６には、
１６タイムスロツト幅の乗算タイミング信号ＰＤＯＡＩ
〜ＰＤＯＡ４が１６タイムスロツトづつずれた異なるタ
イミングで夫々入力される。従って、加算器７７には各
チャンネル１〜４の信号が１６タイムスロツト毎に時分
割多重的に入力される。フィルタ係数データＣ０ＥＡ及
び重みづけデータＷＥＩＡは、４つのチャンネルのもの
が上述と同じタイミングで１６タイムスロツト毎に時分
割多重化されており、１つのチャンネルに関する１６タ
イムスロツトにおいては１次から１６次までのデータが
時分割多重化されている。

Ｂ系列のステートメモリ４２と乗算器及びアキュムレー
タ部４３も第１４図と同一の構成であり、但し、各種信
号のタイミングが適宜具なっている。

第１４図に示されたようなＡ系列及びＢ系列のディジタ
ルフィルタ回路（すなわちステートメモリ４０．４２と
乗算器およびアキュムレータ部４１．４３）における各
チャンネル１〜８に関するフィルタ動作のタイミングを
第２０図に示す。第２０図において、シフト１の欄には
第１のシフトレジスタ（チャンネル１の場合は７１）の
シフトタイミングを示し、シフト２の欄には第２のシフ
トレジスタ（チャンネル１の場合は７２）のシフトタイ
ミングを示している。矢印の方向はシフト方向（右シフ
ト又は左シフト）を示している。各チャンネルのシフト
タイミングは演算タイミング信号発生回路３９１〜３９
８（第１３図）から発生される第１及び第２のシフトク
ロック信号φＦＦＡｌ〜φＦＦＢ４、φＦＬＡＩ〜φＦ
ＬＢ４の発生タイミングに対応している。シフト動作に
は、フィルタ演算のためのシフト動作と記憶データリフ
レッシュのためのダミーシフト動作とがある。

例えばチャンネル１の場合、タイムスロット４〜１９で
のシフトがダミーシフトである。シフト２の欄における
（←）の記号は偶数次モードのとき左シフトを行い、奇
数次モードのときシフトを行わないことを示す。

第２０図において、ＩＮＨの欄はインヒビット信号ＩＮ
ＨＡＩ〜ＩＮＨＢ４の発生タイミングを示している。奇
数次モードのときは０印のタイムスロットにおいてイン
ヒビット信号ＩＮＨＡ１〜ＩＮＨＢ４が１”となる、Ｐ
ＤＯの欄は、各チャンネルのステートメモリ４０．４２
から乗算器及びアキュムレータ部４１．４３に楽音信号
サンプル値データが六方されるタイミングを示している
。これは各チャンネルの乗算タイミング信号ＰＤＯＡｌ
〜ＰＤＯＢ４の発生タイミングに対応している。ＳＵＭ
の欄は、アキュムレータ８４の出力タイミングを示して
いる。ＰＤＯとＳＵＭのタイミングの間に６タイムスロ
ツトの遅れがあるのは、遅延回路７８．８１による５タ
イムスロツトの遅れとアキュムレート８４による１タイ
ムスロツトの遅れによる。アキュムレータ８４の出力タ
イミングの最後のタイムスロットでは演算終了タイミン
グ信号ＦＥＮＤＡが発生し、アキュムレータ８４の出力
をラッチ回路８５に取り込む。

くパラメータメモリ４７：第２１図〉 第２１図はパラメータメモリ４７の記憶フォーマットの
一例を示しており、キーグループテーブル、タッチグル
ープテーブル、パラメータアドレステーブルとパラメー
タバンクから成っている。

実際のフィルタパラメータはパラメータバンクに記憶さ
れており、パラメータアドレステーブルにはパラメータ
バンクから読み出すべきパラメータのアドレスデータが
記憶されている。キーグループテーブルは各軸に対応し
てその鍵をグループ化する情報を記憶している。−例と
して鍵数は８８、グループ数は４４であり、キーグルー
プテーブルでは各軸に対応するアドレス位置にその鍵の
属するキーグループに関する相対アドレスデータ（キー
グループアドレスという）を記憶している。従って、キ
ーグループテーブルはキーコードＫＣによってアドレス
される。このキーグループテーブルはパラメータメモリ
４７の所定の絶対アドレス（オフセットアドレス０ＡＤ
Ｓという）から始まる記憶エリアを占めている。

タッチグループテーブルは各音色毎の鍵タツチ強度の各
段階に対応してそのタッチ強度をグループ化する情報を
記憶している。−例として音色数は３２であり、このタ
ッチグループテーブルは音色コードＶＮの値０〜３１に
対応する３２の音色別エリアを含んでおり、またタッチ
コードＴＣＨによって表現し得るタッチ強度の段階は一
例として６４であり、各音色別エリアはタッチ０から６
３に対応する６４個のアドレス位置を有している。

各タッチ強度に対応するアドレス位置にはそのタッチ強
度の属するタッチグループに関する相対アドレスデータ
（タッチグループアドレスという）が記憶されている。

−例としてタッチグループ数は１６である。従って、タ
ッチグループテーブルは音色コードＶＮとタッチコード
ＴＣＨによってアドレスされる。このタッチグループテ
ーブルはパラメータメモリ４７の所定の絶対アドレス（
これをオフセットアドレス０ＡＤ１という）から始まる
記憶エリアを占めている。このタッチグループテーブル
を読み出すための絶対アドレスデータは、６ビツトのタ
ッチコードＴＣＨの上位に５ビツトの音色コードＶＮを
組合せて１１ビツトの相対アドレスデータ（オフセット
アドレスＯＡＤ　１を０とするアドレス）を作成し、こ
れをオフセットアドレス０ＡＤＩに加算することにより
作成される。

パラメータアドレステーブルは、各キーグループ毎に、
かつ各音色毎に、各タッチグループに対応するフィルタ
パラメータを記憶しているアドレスの相対アドレスデー
タ（パラメータアドレスという）を記憶している。この
パラメータアドレステーブルは、各キーグループ０〜４
３に対応する４４個のキーグループエリアを含んでおり
、このキーグループエリアは上述のキーグループテーブ
ルから読み出したキーグループアドレスによってアドレ
スされる。各キーグループエリアは音色０〜３１に対応
する３２個の音色別エリアを夫々含んでおり、この音色
別エリアは音色コードＶＮによってアドレスされる。各
音色別エリアはタッチグループＯ〜１５に対応する１６
個のアドレス位置を有しており、各アドレス位置は上述
のタッチグループテーブルから読み出したタッチグルー
プアドレスによってアドレスされる。なお、１アドレス
位置に２バイト分の記憶位置が割当てられており、そこ
に上記パラメータアドレスデータが１２ビツトで記憶さ
れている。このパラメータアドレステーブルはパラメー
タメモリ４７の所定の絶対アドレス（これをオフセット
アドレスＯＡＤ　２という）から始まる記憶エリアを占
めている。このパラメータアドレステーブルを読み出す
ための絶対アドレスデータは、最下位の１ビツトを“０
″又は“１”に設定しくこれは１アドレス位置が２バイ
トつまり２絶対アドレスを占めるため）、その上位に４
ビツトのタッチグループアドレスデータを位置させ、更
にその上位に５ビツトの音色コードＶＮを位置させ、更
にその上位に６ビツトのキーグループコードを位置させ
て合計１６ビツトの相対アドレスデータ（オフセットア
ドレス０ＡＤ２を０とするアドレス）を作成し、これを
オフセットアドレス０ＡＤ２に加算することにより作成
される。

パラメータバンクは一例として２６２０種類のフィルタ
パラメータを記憶しており、パラメータアドレスＯから
２６１９に対応する２６２０個のパラメータ記憶エリア
を含んでいる。１つのパラメータ記憶エリアは３２バイ
トの記憶位置（３２個の絶対アドレス位置）を含んでお
り、１６次数分の１組のフィルタ係数に対応するパラメ
ータを記憶している。１次数分のフィルタ係数は２バイ
トの記憶位置に記憶されており、その内訳は、前述の通
り、１２ビツトのフィルタ係数データ（Ｃ○Ｅ）と３ビ
ツトの重みづけデータ（ＷＥＩ）と１ビツトの偶奇識別
データ（Ｅ　Ｏ）から成る。但し、重みづけデータ（Ｗ
ＥＩ）と偶奇識別データ（ＥＯ）は１組のパラメータに
おいては各次数間で共通であるため第１次の記憶位置に
のみ記憶し。

他の次数の記憶位置には記憶しない。しかし１重みづけ
データ（ＷＥＩ）は各次数毎に独立に記憶するようにす
ることも可能である。このパラメータバンクは上述のパ
ラメータアドレステーブルから読み出されたパラメータ
アドレスによってアドレスされる。パラメータバンクは
パラメータメモリ４７の所定の絶対アドレス（これをオ
フセットアドレス０ＡＤ３という）から始まる記憶エリ
アを占めている。このパラメータバンクを読み出すため
の絶対アドレスデータは、１２ビツトのパラメータアド
レスデータを１７ビツトの相対アドレスデータ（オフセ
ットアドレス０ＡＤ３を０とするアドレス）の上位１２
ビツトに位置させることにより該相対アドレスデータを
作成し、これをオフセットアドレス０ＡＤ３に加算する
ことにより作成される。この絶対アドレスデータの下位
５ビツトを３２ステツプで順次変化させることにより、
パラメータアドレスによって指定された１パラメータ記
憶エリア内の１６次数分からなる１組のフィルタパラメ
ータが順次読み出される。

第２１図に示したような階層化されたパラメータメモリ
構造は、メモリ容量を節約することができるので有利で
ある。このようにせずに、４４キーグループ、３２音色
、１６タツチグループの組合せのすべて（２２５２８通
り）に対応して個別にフィルタパラメータを記憶したと
すると、２２５２８Ｘ３２バイトの記憶容量が要求され
るが、第２１図のようにすればパラメータアドレステー
ブルの１４０８　（＝４４Ｘ３２）Ｘ３２バイトとパラ
メータバンクの２６２０Ｘ３２バイトを合わせた４０２
８Ｘ３２バイトの記憶容量しか要求されない、つまり、
キーグループ、音色、タッチグループの組合せが異なっ
ていてもフィルタパラメータは共通のものを使用できる
場合があるので、第２１図の例では２２５２８通りの組
合せに対して２６２０種のパラメータを共用する構造と
しており、これによりメモリ容量の節約を図っている。

〈パラメータプロセシングユニット４５、パラメータセ
レクタ４６．パラメータメモリ４７、パラメータ供給回
路４８．４９：第１５図〉パラメータプロセシングユニ
ット４５は、前述のスタティックモードのために、上述
したようなパラメータメモリ４７の読み出しを制御する
ものである。プログラムメモリ４５１には、上述のよう
なパラメータメモリ４７の読み出し制御を実行するプロ
グラムが記憶されている。プログラムカウンタ４５２は
プログラムメモリ４５１を読み出すためのプログラムス
テップ信号ＰＣを発生するもので、８ステージのシフト
レジスタ８６と加算器８７、ゲート８８．８９、エンド
検出回路９０を含んでおり、８チャンネル分のカウント
動作を時分割的に行う。キーオンパルスＫＯＮＰがイン
バータ９１で反転され、ゲート８８の制御入力に加わる
。このキーオンパルスＫＯＮＰは、鍵の押し始めで信号
ＲＩ　ＩＩとなるもので、各チャンネルに対応するもの
が時分割多重化されている。加算器８７はシフトレジス
タ８６の出力に対してゲート８９から与えられる′１′
″を加算するもので、その加算結果はゲート８８を介し
てシフトレジスタ８６に与えられる。エンド検出回路９
０はシフトレジスタ８６の出力の値がプログラムの最終
ステップになったか否かを検出するもので、最終ステッ
プに至らない場合は信号′１０　ＩＩを出力し、インバ
ータ９２を介して信号“１″をゲート８９の制御入力に
与え、１カウントアツプを指示する信号ＩＩ　Ｉ　ＩＩ
が加算器８７に与えられるようにするが。

最終ステップに至った場合は、信号“１″を出力し、イ
ンバータ９２を介して信号“０″をゲート８９に与え、
該ゲート８９を閉じ、カウントが行われないようにする
。

以上の構成により、プログラムカウンタ４５２の内容つ
まりステップ信号ＰＣは、キーオンパルスＫＯＮＰが発
生したとき「０」にリセットされ。

以後シフトレジスタ８６が一巡する毎に（８タイムスロ
ツト毎に）１カウン゛ドアツブされ、やがて最終ステッ
プに到達するとカウントが停止される。

−例としてプログラムステップ数は３７であり、カウン
タ４５２から出力されるステップ信号ＰＣは「０」から
ｒ３６Ｊ　　（最終ステップ）まで順次変化する。ステ
ップ信号ＰＣはシフトレジスタ８６の出力であり、８チ
ヤンネルのものが時分割多重化されている。

プログラムメモリ４５１は入力されたステップ信号ＰＣ
のステップに応じて選択制御信号５ＥＬＣ１〜５ＥＬＣ
４を読み出し、かつオフセットアドレスメモリ４５３を
読み出すためのアドレスデータを読み出す。オフセット
アドレスメモリ４５３は前述のオフセットアドレス０Ａ
ＤＳ〜○ＡＤ３の値を記憶している。オフセットアドレ
スメモリ４５３から読み出されたオフセットアドレスデ
ータＡＤＯＦ　（○ＡＤＳ−ＯＡＤ３のいずれか）は加
算器４５４に入力される。加算器４５４はセレクタ４５
５から与えられる相対アドレスデータＲＡＤＤとオフセ
ットアドレスデータＡＤＯＦとを加算し、その出力をア
ドレスデータＰＲＡＤとしてパラメータメモリ４７のア
ドレス入力に加わる。

キーグループアドレスレジスタ４５６．タッチグループ
アドレスレジスタ４５７、パラメータアドレスレジスタ
４５８は夫々８ステージのシフトレジスタから成り、キ
ーグループアドレスデータＫＥＹＧ、タッチグループア
ドレスデータＴＣＨＧ、パラメータアドレスデータＰＡ
Ｄを各チャンネル毎に時分割的に記憶するものである。

各レジスタ４５６〜４５８の入力側にセレクタ９３〜９
５が設けられており、パラメータメモリ４７がら読み出
されたデータが各セレクタの一方の入力に加わる。各セ
レクタ９３〜９５の他方の入力には各レジスタ４５６〜
４５８の出力が加わる。セレクタ９３〜９５の選択制御
信号５ＥＬＣ２〜５ＥＬＣ４はプログラムメモリ４５１
から与えられるようになっており、プログラムのステッ
プに応じて、パラメータメモリ４７の読み出し出力デー
タをレジスタ４５６〜４５８に取り込むか、あるいはレ
ジスタ４５６〜４５８に一旦取り込んだデータを循環保
持するかの制御を行う、明らかなように、パラメータメ
モリ４７から前述のキーグループアドレスデータが読み
出されたときこれをキーグループアドレスレジスタ４５
６に取り込み、前述のタッチグループアドレスデータが
読み出されたときこれをタッチグループアドレスレジス
タ４５７に取り込み、前述のパラメータアドレスデータ
が読み出されたときこれをパラメータアドレスレジスタ
４５８に取り込むように選択制御信号５ＥＬＣ２〜５Ｅ
ＬＣ４が発生される。

各レジスタ４５６〜４５８にストアされたアドレスデー
タＫＥＹＧ、ＴＣＨＧ、ＰＡＤはセレクタ４５５に入力
される。セクタ４５５にはキーコードＫＣ，音色コード
ＶＮ及びタッチコードＴＣＨ更にはプログラムカウンタ
４５２から出力されるステップ信号ＰＣの最下位ビット
ＰＣＬＳＢ及びこのステップ信号ＰＣからｒ４」　（２
進の１′１００　”　）を引いたデータＰＣ−４も入力
されている。セレクタ４５５ではプログラムメモリ４５
１から与えられる選択制御信号５ＥＬＣＩに応じて入力
データを所定の組合せで選択しかつ選択したデータを相
対アドレスデータＲＡＤＤにおける所定の重みに対応す
るビット位置に位置させ、こうして相対アドレスデータ
ＲＡＤＤを作成し出力する。

このパラメータプロセシングユニット４５において実行
される３７ステツプの処理内容は下記の通りである。

ＰＣ＝＝Ｏのとき：　キーグループテーブル読出し処理 選択制御信号５ＥＬＣＩによりキーコードＫＣを選択し
、オフセットアドレスデータＡＤＯＦとしてキーグルー
プテーブルのオフセットアドレス０ＡＤＳを読み出す。

また、選択制御信号５ＥＬＣ２によりパラメータメモリ
４７の出力データをキーグループアドレスレジスタ４５
６に取り込む。

これにより、パラメータメモリ４７のキーグループテー
ブルからキーコードＫＣに対応するキーグループアドレ
スが読み出され、これがレジスタ４５６にストアされる
。

ＰＣ＝１のとき：　タッチグループテーブル読出し処理 信号５ＥＬＣＩにより音色コードＶＮとタッチコードＴ
ＣＨを選択し、最下位ビットにＴＣＨを。

その上位にＶＮを１位置させて相対アドレスデータＲＡ
ＤＤを作成する。オフセットアドレスデータＡＤＯＦと
してタッチグループテーブルのオフセットアドレス０Ａ
Ｄ１を読み出す、また、信号５ＥＬＣ３によりパラメー
タメモリ４７の出力データをタッチグループアドレスレ
ジス゛り４５７に取り込む。これにより、パラメータメ
モリ４７のタッチグループテーブルから音色コードＶＮ
及びタッチコードＴＣＨに対応するタッチグループアド
レスが読み出され、これがレジスタ４５７にストアされ
る。

ＰＣ＝２．３のとき：　パラメータアドレステーブル読
出し処理 信号５ＥＬＣＩによりキーグループアドレスデータＫＥ
ＹＧ、音色コードＶＮ、タッチグループアドレスデータ
ＴＣＨＧ、ステップ信号ＰＣの最下位ビットＰＣＬＳＢ
を選択し、最下位ビットがらＰＣＬＳＢ、ＴＣＨＧ、Ｖ
Ｎ、ＫＥＹＧの順で位置させて相対アドレスデータＲＡ
ＤＤを作成する。データＡＤＯＦとしてパラメータアド
レステーブルのオフセットアドレス０ＡＤ２を読み出す
。

また、信号５ＥＬＣ４によりパラメータメモリ４７の出
力データをパラメータアドレスレジスタ４５８に取り込
む。これにより、パラメータメモリ４７のパラメータア
ドレステーブルから適切なパラメータアドレスが読み出
され、これがレジスタ４５８にストアされる。前述の通
り、１つのパラメータアドレスデータは１２ビツトから
成り、２バイトの記憶位置に記憶されている（第２１図
参照）。ビットＰＣＬＳＢが“′０”のとき（ｐｃ＝２
のステップ）、下位８ビツトのパラメータアドレスデー
タが読み出され、Ｐ　Ｃ，Ｌ　Ｓ　Ｂが１″のとき（Ｐ
Ｃ＝３のステップ）、その上位４ビツトのパラメータア
ドレスデータが読み出される。セレクタ９５では、この
パラメータアドレスデータが１２ビツトデータに並列化
されるようにビット位置を振分けてレジスタ４５８にス
トアする。

ＰＣ＝４〜３５のとき：　パラメータバンク読出し処理 信号５ＥＬＣＩによりパラメータアドレスデータＰＡＤ
と４減算したステップ信号ＰＣ−４を選択し、最下位ビ
ットからＰＣ−４、ＰＡＤの順で位置させて相対アドレ
スデータＲＡＤＤを作成する。また、データＡＤＯＦと
してパラメータバンクのオフセットアドレス０ＡＤ３を
読み出す。信号ＰＣ−４は、ＰＣ＝４〜３５の３２ステ
ツプにおいてその値が「０」から「３１」まで変化する
。

従って、パラメータアドレスによって指定された３２バ
イトから成る１組のフィルタパラメータ　（第２１図参
照）がパラメータメモリ４７のパラメータバンクから１
バイトづつ順次読み出される。

ＰＣ＝３６のときニブログラムカウンタ４５２をストッ
プし、フィルタパラメータの読み出しシーケンスを終了
する。

パラメータメモリ４７から読み出されたフィルタパラメ
ータはタイミング同期化回路４５９に入力される。この
回路４５９はプログラムステップ信号ＰＣとタイミング
信号発生回路３９のデコーダ５６（第１３図）から与え
られるタイミング信号群ＴＳＩを受入れ、これらの信号
に基づき、各次数のフィルタパラメータを所定のタイミ
ングに同期化して出力する。この同期化回路４５９の出
力はスタティックモード用のフィルタパラメータＳＰＲ
としてパラメータセレクタ４６のＡ入力に与えられる。

パラメータセレクタ４６のＢ入力にはマイコンインタフ
ェース４４（第１１図）から出力されたダイナミックモ
ード用のフィルタパラメータＤＰＲが与えられる。セレ
クタ４６の選択制御入力ＳＢにはマイコンインタフェー
ス４４から出力されたダイナミック／スタティック選択
信号ＤＳが与えられ、ダイナミックモード時はＢ入力の
パラメータＤＰＲを選択し、スタティックモード時はＡ
入力のパラメータＳＰＲを選択する。

セレクタ４６の出力はＡ、Ｂ各系列のパラメータ供給回
路４８．４９に入力される。Ａ系列の回路４８のみ詳細
例を示したが、Ｂ系列の回路４９も同一構成である。パ
ラメータ供給回路４９において、分配回路４８５は、セ
レクタ４６からシリアルに与えられるパラメータデータ
のうちＡ系列のチャンネル１〜４に関するデータを取り
込み、これを各チャンネル別に並列化すると共に、フィ
ルタ係数データ（チャンネル１ではＣ０ＥＡＩ）、重み
づけデータ（チャンネル１ではＷＥＩＡｌ）。

偶奇識別データ（チャンネル１ではＥＯＡｌ）の別に並
列化し、これらを各チャンネルに対応する記憶回路４８
１〜４８４に分配する。このような分配制御のために、
適宜のタイミング信号ＴＳ２がタイミング信号発生回路
３９のデコーダ５６（第１３図）から発生され、分配回
路４８５に与えられる。

記憶回路４８１〜４８４はチャンネル１について詳細例
を示すが、他のチャンネルに関しても同様である。１２
ビツトのフィルタ係数データＣ０ＥＡＩはセレクタ９６
を介して１６ステージのシフトレジスタ９７に入力され
る。このフィルタ係数データＣ０ＥＡＩは１６タイムス
ロツトにおいて１６次数分のデータが時分割多重化され
ており、この１６次数分のデータがシフトレジスタ９７
の各ステージに取り込まれる。シフトレジスタ９７の内
容はセレクタ９６を介して循環保持される。

３ビツトの重みづけデータＷＥＩＡＩはラッチ回路９８
に入力される。１ビツトの偶奇識別データＥＯＡＩはラ
ッチ回路９９に入力される。セレクタ９６及びラッチ回
路９８．９９の制御は、図示しない適宜の制御信号によ
って適切なタイミングで行われる。すなわち、スタティ
ックモードのときは、鍵の押し始めに応答してパラメー
タメモリ４７から読み出された１６次数分のパラメータ
データが、タイミング同期化回路４５９、セレクタ４６
、分配回路４８５を経由して記憶回路４８１に入力され
るタイミングに同期して、セレクタ９６が１６次数分の
フィルタ係数データＣ０ＥＡＩをシフトレジスタ９７に
取り込み、ラッチ回路９８．９９が重みづけデータＷＥ
ＩＡＩ、偶奇識別データＥＯＡＩをラッチする。以後、
そのチャンネルに対して新しい押圧鍵が割当てられるま
で、シフトレジスタ９７．ラッチ回路９８．９９の記憶
は保持される。一方、ダイナミックモードのときは、マ
イコンインタフェース４４（第１１図）からセレクタ４
６１分配回路４８５を経由して８次数分のダイナミック
制御用パラメータデータＤＰＲが与えられるタイミング
に同期して、該パラメータデータＤＰＲのうち８次数分
のフィルタ係数データＣ０ＥＡＩをシフトレジスタ９７
に取り込み、重みづけデータＷＥＩＡＩをラッチ回路９
８にラッチし、偶奇識別データＥＯＡＩをラッチ回路９
９にラッチする。以後、新たなダイナミック制御用パラ
メータデータＤＰＲが与えられるまで、シフトレジスタ
９７、ラッチ回路９８．９９の記憶は保持される。なお
、ダイナミックモードにおいては、シフトレジスタ９７
の１６ステージのうち、９次から１６次に対応する８ス
テージに８次数分のダイナミック制御用パラメータのフ
ィルタ係数データをストアし、１次から８次に対応する
８ステージの内容はＯにしておく。

各記憶回路４８１〜４８４のシフトレジスタ９７から出
力されるフィルタ係数データはセレクタ４８６に与えら
れ、そこでタイミング信号ＴＳ３に従って各チャンネル
のものが順次選択され、時分割多重化される。こうして
、チャンネル１〜４に関するフィルタ係数データが時分
割多重化され、Ａ系列のフィルタ係数データＣ０ＥＡと
してＡ系列の乗算器及びアキュムレータ部４１（第１４
図）に供給される。

各記憶回路４８１〜４８４のラッチ回路９８から出力さ
れる重みづけデータはセレクタ４８７に与えられ、そこ
でタイミング信号ＴＳ４に従って各チャンネルのものが
順次選択され、時分割多重化される。こうして時分割多
重化されたチャンネル１〜４の重みづけデータＷＥＩＡ
はＡ系列の乗算器及びアキュムレータ部４１　（第１４
図）に供給される。

各記憶回路４８１〜４８４のラッチ回路９９にラッチさ
れた各チャンネル１〜４の偶奇識別データＥＯＡＩ〜Ｅ
ＯＡ４は対応するチャンネルのステートメモリ４０１〜
４０４（第１４図）に並列的に与えられる。

くピッチ同期出力回路５０：第１６図〉第１６′図にお
いて、セレクタ５０１のＢ入力にはＡ系列の乗算器及び
アキュムレータ部４１（第１１図、第１４図）から出力
されたチャンネル１〜４のフィルタ済み楽音信号サンプ
ル値データＳＭＡが時分割多重的に与えられる。第１４
図のラッチ回路８５において各チャンネル１〜４のフィ
ルタ済み出力が取り込まれるタイミングは第２０図のＳ
ＵＭの欄の累算最終タイムスロット（斜線の部分）であ
り、これにより、各チャンネル１〜４のフィルタ済みサ
ンプル値データＳＭＡのチャンネルタイミングを示すと
第１７図のようになる。

セレクタ５０１のＣ入力にはＢ系列の乗算器及びアキュ
ムレータ部４３（第１１図）から出力されたチャンネル
５〜８のフィルタ済み楽音信号サンプル値データＳＭＢ
が時分割多重的に与えられる。

このデータＳＭＢのチャンネルタイミングは第１７図の
ようである。

セレクタ５０１のＡ入力には８ステージのシフトレジス
タ５０２の出力が与えられ、該セレクタ５０１の出力は
該シフトレジスタ５０２に入力される。このセレクタ５
０１とシフトレジスタ５０２は、各チャンネル１〜８の
フィルタ済みサンプル値データを第３図のＰＳｌのチャ
ンネルタイミングに示すような１タイムスロット単位の
高速の時分割タイミングに従って時分割多重化するため
のものである。第１３図のデコーダ５６からタイムスロ
ットｇ７．１３．２６．４６においてＩｔ　Ｉ　Ｉｔと
なるタイミング信号ＩＲＥＧＬＤＡとタイムスロット１
１．３１．４４．６４において“１″となるタイミング
信号ＩＲＥＧＬＤＢが発生され、これが第１６図のセレ
クタ５０１のＢ選択制御入力ＳＢとＣ選択制御入力ＳＣ
に与えられる。これにより、Ｂ入力に与えられるデータ
ＳＭＡのうち。

チャンネル１のデータがタイムスロット５７（これは第
３図に示すＰＳｌのチャンネルタイミングのうちチャン
ネル１のタイミングに対応する）で選択され、チャンネ
ル２のデータがタイムスロット１３（第３図のＰＳｌの
チャンネル２のタイミング）で選択され、チャンネル３
のデータがタイムスロット２６（第３図のＰＳｌのチャ
ンネル３のタイミング）で選択され、チャンネル４のデ
ータがタイムスロット４６（第３図のＰＳｌのチャンネ
ル４のタイミング）で選択される。また、Ｃ入力に与え
られるデータＳＭＢのうち、チャンネル５のデータがタ
イムスロット１１（第３図のＰＳｌのチャンネル５のタ
イミング）で選択され、チャンネル６のデータがタイム
スロット３１（第３図のＰＳｌのチャンネル６のタイミ
ング）で選択され、チャンネル７のデータがタイムスロ
ット４４（第３図のＰＳｌのチャンネル７のタイミング
）で選択され、チャンネル８のデータがタイムスロット
６４（第３図のＰＳｌのチャンネル８のタイミング）で
選択される。

タイミング信号ＩＲＥＧＬＤＡ、ＩＲＥＧＬＤＢをノア
回路５０３で反転した信号がセレクタ５０１のＡ選択制
御人力ＳＡに与えられる。従って、上述の各タイミング
でシフトレジスタ５０２に取り込まれた各チャンネルの
フィルタ済みサンプル値データは、それ以外のタイミン
グでは該シフトレジスタ５０２で循環保持される。

シフトレジスタ５０２の出力はセレクタ５０４の六入力
に与えられる。セレクタ５０４の出力は８ステージのシ
フトレジスタ５０５に入力される。

シフトレジスタ５０５の出力はセレクタ５０４のＢ入力
を介して入力側に戻される。セレクタ５０４及びシフト
レジスタ５０５は、ディジタルフィルタの出力楽音信号
をそのピッチに同期して再サンプリングするためのもの
である。セレクタ５０４のＡ選択制御人力ＳＡには入力
インタフェース３８（第１２図）から与えられる遅延さ
れたピッチ同期信号ＰＳ　１０が８タイムスロツトの遅
延回路５０６を介して入力される。

第１２図において、ピッチ同期信号ＰＳ１はオア回路５
１を介して６４ステージのシフトレジスタ１００に入力
される。このシフトレジスタ１゜Ｏで２４タイムスロツ
ト遅延されたピッチ同期信号がアンド回路１０１に入力
され、４０タイムスロツト遅延されたものがアンド回路
１０２に入力され、４８タイムスロツト遅延されたもの
がアンド回路１０３に入力され、６４タイムスロツト遅
延されたものがアンド回路１０４に入力される。

各アンド回路１０１〜１０４の他の入力には、第１３図
のデコーダ５６から発生されたタイミング信号ＰＳＳＩ
〜ＰＳＳ４が夫々入力される。各アンド回路１０１〜１
０４の出力はオア回路１０５に与えられ、遅延されたピ
ッチ同期信号ＰＳＩＤが得られる。各信号ＰＳＳＩ〜Ｐ
ＳＳ４の発生タイミングは第１３図中にかっこ書きで示
した通りである。そこにおいて、例えばｒｌｙ８Ｊなる
表示は８タイムスロツト周期で１番目のタイムスロット
で信号″１″が発生することを示す、従って、タイミン
グ信号ＰＳＳＩの場合、ｒｌｙ８＋　３’／８」である
から、８タイムスロツト周期で１番目と３番目のタイム
スロットで夫々信号（（Ｌ　１１が発生する。第１３図
中の各信号ＰＳＳＩ〜ＰＳＳ４のかっこ内の表示と第３
図のＰＳｌのチャンネルタイミングとを参照すれば明ら
かなように、信号ＰＳＳＩはＰＳｌにおけるチャンネル
１と３のタイミングで１”となり、ＰＳＳ２はＰＳｌに
おけるチャンネル２と６のタイミングでｔｔ　１１ｊと
なり、ＰＳＳ３はＰＳｌにおけるチャンネル３と７のタ
イミングで“１″となり、ＰＳＳ４はＰＳｌにおけるチ
ャンネル４と８のタイミングでＮ　１１１となる。

以上により、チャンネル１と５のピッチ同期信号Ｐｓｉ
は２４タイムスロツト、２と６のＰｓｉは４０タイムス
ロツト、３と７のＰＳｌは４８タイムスロツト、４と８
のＰＳｌは６４タイムスロツト、夫々遅延したものを遅
延されたピッチ同期信号ＰＳＩＤとする。このようにチ
ャンネルによって遅延時間が異なる理由は、アダプティ
ブディジタルフィルタ装置２１（第１１図）における各
チャンネル１〜４．５〜８の演算タイミングのずれに合
せたからである。

第１６図に戻り、遅延されたピッチ同期信号ＰＳＩＤは
遅延回路５０６で更に８タイムスロツト遅延され、セレ
クタ５０４の入力ＳＡに与えられる。

セレクタ５０４は成るチャンネルの信号ＰＳＩＤが“１
”のときそのチャンネルのフィルタ済みサンプル値デー
タをシフトレジスタ５０２から取り込み、シフトレジス
タ５０５に入力する。それ以外のときは、シフトレジス
タ５０５の内容がセレクタ５０４のＢ入力を介して循環
保持される。こうして、セレクタ５０４及びシフトレジ
スタ５０５の回路において、各チャンネルのフィルタ済
みサンプル値データがそのチャンネルで発生すべき楽音
のピッチに同期して再サンプリングされる。

くフィルタ演算のピッチ同期／非同期の切替〉マイコン
インタフェース４４（第１１図）から第１２図のオア回
路５１に与えられるピッチ同期／非同期指定信号ＰＡＳ
Ｙは、ピッチ同期でフィルタ演算を行う場合室に″０′
″であり、入力インタフェース３８はピッチ同期信号Ｐ
Ｓ１に応答してフィルタ演算要求信号φＦ１〜φＦ８及
び遅延されたピッチ同期信号ＰＳＩＤを発生する。従っ
て、ピッチ同期信号ＰＳ１が発生したとき、つまりフィ
ルタをかけるべき楽音信号のピッチに同期したサンプリ
ング周期で、ディジタルフィルタ演算が行われる。これ
により、得られるフィルタ特性は移動フォルマントとな
る。

ピッチに同期させずにフィルタ演算を行う場合は、ピッ
チ同期／非同期指定信号ＰＡＳＹを常に“１”とする。

従って、第１２図のオア回路５１の出力はピッチ同期信
号ＰＳ１の有無にかかわらず、常に１１１　Ｊｊとなる
。従って、入力インタフェース３８は各フィルタ演算サ
イクル（６４タイムスロツト）毎に一定周期でフィルタ
演算要求信号φＦ１〜φＦ８及び信号ＰＳＩＤを発生す
る。従って、ディジタルフィルタ演算におけるサンプリ
ング周波数はピッチに無関係に一定（例えば５０ｋＨｚ
）となり、得られるフィルタ特性は固定フォルマントと
なる。

〈変更例〉 第１６図に示したピッチ同期、出力回路５０はシフトレ
ジスタ５０２，５０５を用いてチャンネル時分割でピッ
チ同期処理を行っているが、これに限らず、各チャンネ
ル毎に並列的に記憶回路を設け、並列的にピッチ同期処
理を行うようにしてもよい。

上記実施例では、ディジタルフィルタとして係数が対称
性を示すＦＩＲフィルタを用いたが、これに限らず非対
称の係数のＦＩＲフィルタを用いてもよい、また、フィ
ルタ型式はＦＩＲに限らすＩＩＲ（無限インパルス応答
）やその他の型式を用いるようにしてもよい。

第２１図に示したパラメータメモリの記憶フォーマット
はこれに限定されず、様々な変更が可能である。

また、パラメータメモリのアドレスの仕方は上記実施例
に示した手順に限らず、様々な変更が可能である０例え
ば、実施例ではキーグループテーブルを先にアクセスし
１次にタッチグループテーブルをアクセスしているが、
これは逆であってもよい、また、第１５図ではプログラ
ムメモリ４５１に読み出し手順を予め記憶したマイクロ
プログラミング方式を採用し、これによりパラメータメ
モリ４７の読み出しを行うようにしているが、このよう
なマイクロプログラム方式によらずに、完全なハードワ
イヤード回路あるいは完全なソフトウェアプログラムに
よって読み出し制御を行うようにしてもよい。

また、上記実施例ではパラメータ決定因子が音高／音域
、鍵タッチ、音色種類の３種であるとしたが、これに限
らない。例えば時間経過をパラメータ決定因子に含め、
楽音発音時の時間経過に応じて変化するフィルタパラメ
ータを読み出すようにしてもよい、その場合、第１５図
のパラメータプロセシングユニット４５は楽音発音中も
動作し得るように適宜設計するものとする。また、プリ
リアンス操作子等の適宜の手動操作子の操作量に応じた
出力をパラメータ決定因子として用いてもよい。

また、上記実施例では複音型の電子楽器においてこの発
明を適用しているが、単音型の電子楽器においても適用
することができるのは勿論である。

また、専用の電子楽器に限らず、楽音信号発生又は処理
機能を持つ装置一般においてこの発明を適用することが
できる。

上記実施例では、トーンジェネレータからアダプティブ
ディジタルフィルタ装置に入力されるディジタル楽音信
号サンプル値データそれ自体がピッチに同期してサンプ
リングされた状態となっているものとしているが、これ
に限らない。例えば、ピッチ非同期の固定サンプリング
周期でサンプリングされたディジタル楽音信号をディジ
タルフィルタ装置に入力する場合でも、ピッチ同期信号
によってこの入力ディジタル楽音信号をサンプリングし
直しながらピッチに同期したフィルタ演算動作を行うよ
うにすればよい。

また、上記実施例ではピッチ同期信号発生回路はトーン
ジェネレータ内に含まれており、そこで発生したピッチ
同期信号をアダプティブディジタルフィルタ装置に導入
するようにしているが、これに限らない。例えば、ピッ
チに同期したサンプリング周期を持つディジタル楽音信
号をディジタルフィルタに入力する場合、このディジタ
ル楽音信号のサンプル値データの変化を検出することに
よりピッチ同期信号を発生し、こうして発生したピッチ
同期信号によってフィルタ演算動作を制御するようにし
てもよい。

【図面の簡単な説明】

第１図はこの発明の概要を示すブロック図、第２図はこ
の発明の一実施例に係る電子楽器の全体構成を示すブロ
ック図。 第３図は同実施例における主要な信号のタイミングを示
すタイミングチャート、 第４図は第２図のトーンジェネレータ内に含まれるピッ
チ同期信号発生回路の一例を示すブロック図、 第５図はＦＩＲフィルタの基本構成を示すブロック図。 第６図及び第７図は直線位相ＦＩＲフィルタにおけるイ
ンパルス応答の対称性の一例を次数Ｎが奇数のときと偶
数のときについて夫々示すグラフ。 第８図及び第９図は直線位相ＦＩＲフィルタにおける周
波数応答特性の一例を次数Ｎが奇数のときと偶数のとき
について夫々示すグラフ、第１０図はフィルタ係数を求
めるための手順の一例を示すフローチャート。 第１１図は第２図におけるアダプティブディジタルフィ
ルタ装置の一例を示すブロック図。 第１２図は第１１図における入力インタフェースの一例
を示すブロック図、 第１３図は第１１図におけるタイミング信号発生回路の
一例を示すブロック図。 第１４図は第１１図におけるステートメモリと乗算器及
びアキュムレータ部の一例（すなわちＦＩＲ型ディジタ
ルフィルタ回路の一例）を示すブロック図。 第１５図は第１１図におけるパラメータメモリ　゛シン
グユニットとパラメータ供給回路の一例を示すブロック
図。 第１６図は第１１図におけるピッチ同期出力回路の一例
を示すブロック図、 第１７図はフィルタ演算タイミングを制御する各種信号
の発生例を示すタイミングチャート。 第１８図は第１４図に示されたディジタルフィルタ回路
において偶数次（３２次）から成るフィルタ特性を実現
する場合のＦＩＲ型フィルタ演算の基本動作を説明する
ための略図、 第１９図は同じディジタルフィルタ回路において奇数次
（３１次）から成るフィルタ特性を実現する場合のＦＩ
Ｒ型フィルタ演算の基本動作を説明するための略図、 第２０図は第１４図に示したようなＡ、Ｂ２系列のディ
ジタルフィルタ回路における８チャンネル分のフィルタ
演算動作タイミングを示す図、第２１図は第１１図及び
第１５図に示されたパラメータメモリにおける記憶フォ
ーマットの一例を示す図、である。 １１０・・・パラメータ記憶手段、１１１・・・パラメ
ータアドレス記憶手段、１１２・・・読出し手段、１０
・・・鍵盤、１１・・・鍵タツチ検出器、１８・・・ト
ーンジェネレータ、１９・・・ピッチ同期信号発生回路
。 ２１．２２・・・アダプティブディジタルフィルタ装置
、４０．４２・・・ステートメモリ、４１．４３・・・
乗算器及びアキュムレータ部、４５・・・パラメータプ
ロセシングユニット、４７・・・パラメータメモリ、５
０・・・ピッチ同期出力回路。

Claims (1)

1. 【特許請求の範囲】 複数組のフィルタパラメータを記憶したパラメータ記憶
   手段と、 パラメータ決定因子の組合せに対応して前記パラメータ
   記憶手段から読み出すべきフィルタパラメータの該パラ
   メータ記憶手段におけるアドレスを記憶したパラメータ
   アドレス記憶手段と、パラメータ決定因子の組合せに対
   応して前記パラメータアドレス記憶手段からアドレスデ
   ータを読み出し、読み出したアドレスデータに応じて前
   記パラメータ記憶手段から１組のフィルタパラメータを
   読み出す読出し手段と を具えたフィルタパラメータ供給装置。