JPS5949653A - マルチプロセツサシステム用ｒａｍ装置 - Google Patents
マルチプロセツサシステム用ｒａｍ装置Info
- Publication number
- JPS5949653A JPS5949653A JP57161381A JP16138182A JPS5949653A JP S5949653 A JPS5949653 A JP S5949653A JP 57161381 A JP57161381 A JP 57161381A JP 16138182 A JP16138182 A JP 16138182A JP S5949653 A JPS5949653 A JP S5949653A
- Authority
- JP
- Japan
- Prior art keywords
- data
- memory cell
- input
- read
- memory
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Pending
Links
Classifications
-
- G—PHYSICS
- G06—COMPUTING OR CALCULATING; COUNTING
- G06F—ELECTRIC DIGITAL DATA PROCESSING
- G06F13/00—Interconnection of, or transfer of information or other signals between, memories, input/output devices or central processing units
- G06F13/14—Handling requests for interconnection or transfer
- G06F13/16—Handling requests for interconnection or transfer for access to memory bus
Landscapes
- Engineering & Computer Science (AREA)
- Theoretical Computer Science (AREA)
- Physics & Mathematics (AREA)
- General Engineering & Computer Science (AREA)
- General Physics & Mathematics (AREA)
- Static Random-Access Memory (AREA)
- Multi Processors (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
モリセルかもデータの読み出しを可能としたマルチグロ
セツサシステム用ＲＡＭ（ランダムアクセスメモリ）装
置に１゛閤するものである。
セツサシステム用ＲＡＭ（ランダムアクセスメモリ）装
置に１゛閤するものである。
＋ｖ．ｉｔのＯＰＴＴ（セントラルグロセツシングユニ
ット） ｆｆもつマルチプロセッサシステムにおいて、
ＲＡＭに用いるメモリＩＣ （インテグレーテッドサー
キット）は通常、複数のメモリセルを有しているが、各
メモリセルには従求、単一のデータラインしか設けられ
ていない。このため、一のＯＰｔｙがデータをｒｔＭみ
出しているときには、他のｃＰＵはそのメモリセルから
はデータを読み出すことはできす、そのため各ＣＰＵの
単位時間当りの処理能力に限界がある等の欠点があった
。
ット） ｆｆもつマルチプロセッサシステムにおいて、
ＲＡＭに用いるメモリＩＣ （インテグレーテッドサー
キット）は通常、複数のメモリセルを有しているが、各
メモリセルには従求、単一のデータラインしか設けられ
ていない。このため、一のＯＰｔｙがデータをｒｔＭみ
出しているときには、他のｃＰＵはそのメモリセルから
はデータを読み出すことはできす、そのため各ＣＰＵの
単位時間当りの処理能力に限界がある等の欠点があった
。
本発明は、メモリエａ＞構成するメモリセルに複数のデ
ータラインな設けることにより１記欠点を除去し、各デ
ータラインごとに接ｒｒｉ ｌ−だプロセッサにより、
同一メモリセルかも同時にデータの読み出しを可能とし
たマルチプロセッサシステム用ＲＡＭ装置を提供するこ
とな目的とする。
ータラインな設けることにより１記欠点を除去し、各デ
ータラインごとに接ｒｒｉ ｌ−だプロセッサにより、
同一メモリセルかも同時にデータの読み出しを可能とし
たマルチプロセッサシステム用ＲＡＭ装置を提供するこ
とな目的とする。
以下、本発明の央禰例について図面をノ・桐ｌ（ｔシて
説明する。第１図は本発明マルチプロセッサシステム用
ＲＡＭ装置の一実施例を示す概略構成図、第２０は化ｌ
図に示したメモリセルの一実順；例を示す回路図、第３
図は第１図に示したＷＲチェック回路の一実施例を示す
回路図である。
説明する。第１図は本発明マルチプロセッサシステム用
ＲＡＭ装置の一実施例を示す概略構成図、第２０は化ｌ
図に示したメモリセルの一実順；例を示す回路図、第３
図は第１図に示したＷＲチェック回路の一実施例を示す
回路図である。
第１図において、マルチプロセッサシステムＪＩＪＲ
Ａ Ｍ ／ ｋ’；ｒ．、複数のメモリセル２ａをマト
リクス状疋配設して構成したメモリエＣ２に、例えば２
１１６ｉ１のＣＰＵ３１．３２から同一のメモリセル２
ａに対して同時にデータの読み申りができるよう、２系
統のアドレスバスＩＩ、 、 ＜１２、データバス！１
． Ｓ２及ヒコントロールバス６１，４２を接続して構
成しである。
Ａ Ｍ ／ ｋ’；ｒ．、複数のメモリセル２ａをマト
リクス状疋配設して構成したメモリエＣ２に、例えば２
１１６ｉ１のＣＰＵ３１．３２から同一のメモリセル２
ａに対して同時にデータの読み申りができるよう、２系
統のアドレスバスＩＩ、 、 ＜１２、データバス！１
． Ｓ２及ヒコントロールバス６１，４２を接続して構
成しである。
アドレスバス１１１ 、４’２は、指定されたアドレス
のローを行＞ ６ｂ判定するローデコーダ”１ａ ’
ｌｌ２ａの７個のアドレス信号入力端子Ａ、〜Ａ７
と、指定されたアドレスのコラム（列）を判定するコラ
ムデコーダ”１ｂ ｌ ”２ｂの７１個のアドレス信号
入力端子Ａ。−Ａｌｏに接続されている。
のローを行＞ ６ｂ判定するローデコーダ”１ａ ’
ｌｌ２ａの７個のアドレス信号入力端子Ａ、〜Ａ７
と、指定されたアドレスのコラム（列）を判定するコラ
ムデコーダ”１ｂ ｌ ”２ｂの７１個のアドレス信号
入力端子Ａ。−Ａｌｏに接続されている。
デー１バスｊ１ 、 ！２は、データ入力端子ＤＩ。〜
Ｄ工、とデータ出力端子Ｄｏｏ−ＤＯ７に接続されてい
る。データ入力端子ＤＩｏ−ＤＩ７は夫々ゲート７３，
７□を介１〜てデータ入力制御回路ｆｆ１． ｒ２に接
続されている。このデータ入力制御回路ざ、。
Ｄ工、とデータ出力端子Ｄｏｏ−ＤＯ７に接続されてい
る。データ入力端子ＤＩｏ−ＤＩ７は夫々ゲート７３，
７□を介１〜てデータ入力制御回路ｆｆ１． ｒ２に接
続されている。このデータ入力制御回路ざ、。
ざ、の出力は、メモリＩＯ，２との間に設けられ、かつ
指定されたコラムにデータを入力したり、或いは、指冗
されたコラムからデータを出力するコラムデータ入出力
回路ν１．９２に接、読される。また、このコラムデー
タ入出力回路９１．９２４１ゲー） ／（７１。
指定されたコラムにデータを入力したり、或いは、指冗
されたコラムからデータを出力するコラムデータ入出力
回路ν１．９２に接、読される。また、このコラムデー
タ入出力回路９１．９２４１ゲー） ／（７１。
ｌＯ２を介してつながれたデータ出力端子ＴＩＯ，，〜
Ｄ０７に接続されている。
Ｄ０７に接続されている。
コントロールバス４１ 、４２は、メモリセルＪａｋ指
定するためのチップセレクト信号ＳＯ８を受けるチップ
セレクト信号入力端子百弓、雨と、データ１１！、き込
み信号”ｗｐな受けるデータＩＦき込み悄号入力端子ｉ
１とＷＢ２に接続されている。両入力端子面と匹（弓と
へ）は、夫々データ書き込み用のゲート／ｌ、（／１２
） とデータ、洸み出１．川のデー） ／、！１（／
、２２）な介して夫々ゲート７１ 、１０． （７２。
定するためのチップセレクト信号ＳＯ８を受けるチップ
セレクト信号入力端子百弓、雨と、データ１１！、き込
み信号”ｗｐな受けるデータＩＦき込み悄号入力端子ｉ
１とＷＢ２に接続されている。両入力端子面と匹（弓と
へ）は、夫々データ書き込み用のゲート／ｌ、（／１２
） とデータ、洸み出１．川のデー） ／、！１（／
、２２）な介して夫々ゲート７１ 、１０． （７２。
１０２）のゲート信号入力端子にｂ（Ａ’元されている
。
。
データ岩°き込み用のゲート／／１．／／２は、チップ
セレクト信号Ｓａｓとデータ書き込み信号８作の夫々の
反転信号な入力としている。データ仇み出し用のゲート
ｉ）、１． ／２２は、チップセレクト信号８市の反転
信号と、データ書き込み信号Ｓｗｇな人力としている。
セレクト信号Ｓａｓとデータ書き込み信号８作の夫々の
反転信号な入力としている。データ仇み出し用のゲート
ｉ）、１． ／２２は、チップセレクト信号８市の反転
信号と、データ書き込み信号Ｓｗｇな人力としている。
ここで、メモリセル２ａは、ＭＯＳ）ランジスタを用い
た周知のスタティックＲＡＭを、第２図に示した如く２
系統用に改潰したもので、アドレスラインが１１． Ｘ
２として、またデータラインがＹ、ａ、Ｙｌｂ、Ｙ２ａ
、Ｙ２ｂとして、夫々２系統設けである。そして、一方
の出力が他方の入°力となるよう接続してフリップフロ
ップを構成したトランジスタＱａ、Ｑｂのドレインには
、夫々各系統に対応してゲート電流開山１用のトランジ
スタＱ１ａｌＱ１ｂＱ２ａ、Ｑ２ｂが接続される。１３
４，１３２ は読み出しアンプ、／４！４． ／ＩＩ２
は書ぎ込みアンプであり、すべてのメモリセル２ａに共
通である。
た周知のスタティックＲＡＭを、第２図に示した如く２
系統用に改潰したもので、アドレスラインが１１． Ｘ
２として、またデータラインがＹ、ａ、Ｙｌｂ、Ｙ２ａ
、Ｙ２ｂとして、夫々２系統設けである。そして、一方
の出力が他方の入°力となるよう接続してフリップフロ
ップを構成したトランジスタＱａ、Ｑｂのドレインには
、夫々各系統に対応してゲート電流開山１用のトランジ
スタＱ１ａｌＱ１ｂＱ２ａ、Ｑ２ｂが接続される。１３
４，１３２ は読み出しアンプ、／４！４． ／ＩＩ２
は書ぎ込みアンプであり、すべてのメモリセル２ａに共
通である。
従って、例えばＣＰ Ｕ Ｊｉからの命令でデータを読
み出す場合は、アドレスラインＸ、を“ｖレベルにして
やると、トランジスタＱｌａ ｌ ＱｌｂｌＪ′−導通
する。その結果、フリップフロップの内容がデータライ
ンＹ１ａ、Ｙ１ｂにでてくるので、これを読み出しアン
プ７３１す介してコラムデータ入出力回路９．に供給す
る。
み出す場合は、アドレスラインＸ、を“ｖレベルにして
やると、トランジスタＱｌａ ｌ ＱｌｂｌＪ′−導通
する。その結果、フリップフロップの内容がデータライ
ンＹ１ａ、Ｙ１ｂにでてくるので、これを読み出しアン
プ７３１す介してコラムデータ入出力回路９．に供給す
る。
また、例えばＯＰ Ｕ ３１ からのデータを書き込む
場合は、先ずコラムデータ入出力回路ｑ１ を介する
データ入力により、−１き込みアンプ／＜ｔ、を作動せ
しめ、データラインＹ１ａ、Ｙ１ｂを強制的に’ｔｏ’
″又は′Ｏ１１とする。これによりメモリセル２ａのフ
リップフロップを、入力されたデータに合わせてセット
することができる。
場合は、先ずコラムデータ入出力回路ｑ１ を介する
データ入力により、−１き込みアンプ／＜ｔ、を作動せ
しめ、データラインＹ１ａ、Ｙ１ｂを強制的に’ｔｏ’
″又は′Ｏ１１とする。これによりメモリセル２ａのフ
リップフロップを、入力されたデータに合わせてセット
することができる。
これらのデータの読み出し或いは書ぎ込みの動作は、も
う１つの（３Ｐ Ｕ ３２に対しても同様罠行なわれる
が、読み出し！ｌ！ｂ作については、２１１８のＣＰＵ
、？１．．？□が同時に読み出【２な行なった場合でも
、何ら支障はなく、これにより０ＰＵＪ１ 又は３２
の処理能力は、従来の２倍程度に晴天する。
う１つの（３Ｐ Ｕ ３２に対しても同様罠行なわれる
が、読み出し！ｌ！ｂ作については、２１１８のＣＰＵ
、？１．．？□が同時に読み出【２な行なった場合でも
、何ら支障はなく、これにより０ＰＵＪ１ 又は３２
の処理能力は、従来の２倍程度に晴天する。
一方、２間のＣＰ Ｕ Ｊｌ 、 ３２が同時に１１１
・き込み動作な行なったり、或いは一方が読み出し動作
中であるにも拘らず、他方が′ｌ−）き込み動作を行な
った場合は、データの混乱が避けられない。
・き込み動作な行なったり、或いは一方が読み出し動作
中であるにも拘らず、他方が′ｌ−）き込み動作を行な
った場合は、データの混乱が避けられない。
そこで、本実施例では、第１，３図に示した如く、訃き
込み又は読み出しが０■能であるかどうかをチェックし
、そうでない場合は待機信号８五百を出力するＷＲチェ
ック回路ｌりが設けりれている。
込み又は読み出しが０■能であるかどうかをチェックし
、そうでない場合は待機信号８五百を出力するＷＲチェ
ック回路ｌりが設けりれている。
このＷＲチェック回路ｉ３は、１体的には第３図に示し
た如く、データラインＹ１ａ ｌ Ｙｌｂを経由する書
き込みを禁止する信号５ＷＡＩＴ （／／−／）な出力
するオアゲート／Ａ、データラインＹ１ａ、Ｙ１１）か
らの、涜み出しを禁止する信号５ＷＡＩＴ （／、？イ
）′す出力するオアゲート／７、データラインＹ２ａ、
Ｙ２ｂを経由する井き込みな禁１１〕する信号”ＷＡ□
Ｔ（／／−２）な出力するオアゲートｌざ、データライ
ンＹ２ａ ＩＹ２ｂからの読み出ｌ−を禁止する信号５
ＷＡＩＴ （ｚ、、、−，２）？出力するオアゲート／
デの９個のオアゲートが設けられている。これらｔ個の
オアデー）／Ａ、 ／７゜ｌざ、／ｑは同一アドレスの
メモリセル２ａに対して、ＯＦυＪ１．Ｊ２が同時にｂ
ｌきかけたときに１ｌＩＪ作する指定アドレス一致検出
回路２０に接６児した構成としである。
た如く、データラインＹ１ａ ｌ Ｙｌｂを経由する書
き込みを禁止する信号５ＷＡＩＴ （／／−／）な出力
するオアゲート／Ａ、データラインＹ１ａ、Ｙ１１）か
らの、涜み出しを禁止する信号５ＷＡＩＴ （／、？イ
）′す出力するオアゲート／７、データラインＹ２ａ、
Ｙ２ｂを経由する井き込みな禁１１〕する信号”ＷＡ□
Ｔ（／／−２）な出力するオアゲートｌざ、データライ
ンＹ２ａ ＩＹ２ｂからの読み出ｌ−を禁止する信号５
ＷＡＩＴ （ｚ、、、−，２）？出力するオアゲート／
デの９個のオアゲートが設けられている。これらｔ個の
オアデー）／Ａ、 ／７゜ｌざ、／ｑは同一アドレスの
メモリセル２ａに対して、ＯＦυＪ１．Ｊ２が同時にｂ
ｌきかけたときに１ｌＩＪ作する指定アドレス一致検出
回路２０に接６児した構成としである。
すなわち、指定アドレス一致１莢出回路−！、Ｏは、フ
ラノ、指定用のアドレス信号入力端子Ａ。−Ａ、ｏが各
系統ごとに対にされて人力１１ｊ５子として接続されり
／／ ｊｌＬｌのエクスクル−シブオアゲート２／で形
成され、その出方−’１ｉｌｉ子なナントゲート、ｌ、
２０入力端子に接（光し、ナントゲートノ２の出力女１
１４子を、着オアゲート＃Ｇ、 ／７． ７ｇ、 ／Ｙ
の一方の入力端子に１５． ｋ１′ｆ、 Ｌ １−構成
としている。′６オアゲート／６． ／７． ／ざ、
／９の他方の入力端子は、チップセレクト信号式カ喘子
百弓、書込み信号入力・６１１ｉ子ｗｇ、、チップセレ
クト信号入力端子函弓、書き込み信号人力昏ｊＭ子７町
に夫々接続される。
ラノ、指定用のアドレス信号入力端子Ａ。−Ａ、ｏが各
系統ごとに対にされて人力１１ｊ５子として接続されり
／／ ｊｌＬｌのエクスクル−シブオアゲート２／で形
成され、その出方−’１ｉｌｉ子なナントゲート、ｌ、
２０入力端子に接（光し、ナントゲートノ２の出力女１
１４子を、着オアゲート＃Ｇ、 ／７． ７ｇ、 ／Ｙ
の一方の入力端子に１５． ｋ１′ｆ、 Ｌ １−構成
としている。′６オアゲート／６． ／７． ／ざ、
／９の他方の入力端子は、チップセレクト信号式カ喘子
百弓、書込み信号入力・６１１ｉ子ｗｇ、、チップセレ
クト信号入力端子函弓、書き込み信号人力昏ｊＭ子７町
に夫々接続される。
なお、ここでは各オアゲート／Ａ、 ／７．７ｇ、 ／
ｑがら得られる待機信号”ＷＡＩＴ （／／−／）％８
ＷＡＩＴ （／、２’−／ ）。
ｑがら得られる待機信号”ＷＡＩＴ （／／−／）％８
ＷＡＩＴ （／、２’−／ ）。
８ＷＡ工Ｔ （／ノー２ ） ｌ ８ＷＡＩＴ （／、
７．−０？）＆Ｌ全て０−アクティブである。
７．−０？）＆Ｌ全て０−アクティブである。
このように、Ｊ：記構酸になるマルチプロセッサシステ
ム用ＲＡＭ／け、−のメモリセル、２ａＶｃ９寸して同
時に２個のＣＰ Ｕ ３１ 、３２ ｈ’ｈの、洸み出
し動作が０−［能であり、これに２Ｌり従来のものに比
較して倍速の１洸み出しができ、また読み出し動作と書
き込み動作が重なった賎５合や、書き込み動作とうしが
４（なった場合ＶＣは、最先の動作をｆ％Ｉｒ先させる
ので、誤データの読み出しや−１ぎ込み夕防ぐことがで
きる。
ム用ＲＡＭ／け、−のメモリセル、２ａＶｃ９寸して同
時に２個のＣＰ Ｕ ３１ 、３２ ｈ’ｈの、洸み出
し動作が０−［能であり、これに２Ｌり従来のものに比
較して倍速の１洸み出しができ、また読み出し動作と書
き込み動作が重なった賎５合や、書き込み動作とうしが
４（なった場合ＶＣは、最先の動作をｆ％Ｉｒ先させる
ので、誤データの読み出しや−１ぎ込み夕防ぐことがで
きる。
ナｔ・重 １−記実施例において、マルチフ「」セソヅ
システム用ＲＡＭ／には、３個以Ｅのｃ ｐ Ｕ ＃の
プロセッサを接続してもよい。
システム用ＲＡＭ／には、３個以Ｅのｃ ｐ Ｕ ＃の
プロセッサを接続してもよい。
以と説明したように、本発明マルチグロセツザ用ＲＡＭ
装着によｔＩば、複数のメモリセルな有するメモリエ０
＆ｌ＋１いたマルチプロセッサシステム用ＲＡＭ装置に
おいて、各メモリセルに複数のデータラインを設け、各
データラインごとに接続したプロセッサにより、同一メ
モリセルから同時にデータの読み出しを可能とした構成
であるから、従来のマルチプロセッサシステム用ＲＡ
Ｍ ＪＡＩ−ｆｆ Ｉ／）如く、一つのプロセッサがデ
ータを読み出している７゛ケ中は、そのメモリセルに対
し他のプロセッサがデータの訛み出しな行なえないとい
う不ｔｉｌｓ合はす＜、同一のメモリセルから＋ｙＰｉ
のプロセッサによる同時ｉ洸み出しができるから、それ
だけプロセッサ１個の単位時間当りの処理能力をＬげる
ことかできる等のｇ２れた効果な葵する。
装着によｔＩば、複数のメモリセルな有するメモリエ０
＆ｌ＋１いたマルチプロセッサシステム用ＲＡＭ装置に
おいて、各メモリセルに複数のデータラインを設け、各
データラインごとに接続したプロセッサにより、同一メ
モリセルから同時にデータの読み出しを可能とした構成
であるから、従来のマルチプロセッサシステム用ＲＡ
Ｍ ＪＡＩ−ｆｆ Ｉ／）如く、一つのプロセッサがデ
ータを読み出している７゛ケ中は、そのメモリセルに対
し他のプロセッサがデータの訛み出しな行なえないとい
う不ｔｉｌｓ合はす＜、同一のメモリセルから＋ｙＰｉ
のプロセッサによる同時ｉ洸み出しができるから、それ
だけプロセッサ１個の単位時間当りの処理能力をＬげる
ことかできる等のｇ２れた効果な葵する。
第１図は本発明マルチプロセッサシステム用ＲＡＭ装置
の一ノロ施しリな示す概略構成図、第２［／１は第１図
に示したメモリセルの一処＋４＋ｉ例な示１回路１ツ１
、第３１！に第１図に示したＷＲチェック回路の一実施
例な示す回路図である。 ｌ・・・マルチプロセッサ７ステム用ＲＡＭ、２・・・
メモリＩＯ，，２ａ・・・メモリセノペ３１．３２−Ｃ
ＰＵ。 ｑ、 、 ｔＩ２・・・アドレスバス、５１ 、 、ｔ
２・・・データバス、６１．４２・・・コントロールバ
ス、Ｙｌａ ＋ Ｙｌｂ ’ Ｙ２ａ ’Ｙ２１）・・
・データライン。 第３図 旦
の一ノロ施しリな示す概略構成図、第２［／１は第１図
に示したメモリセルの一処＋４＋ｉ例な示１回路１ツ１
、第３１！に第１図に示したＷＲチェック回路の一実施
例な示す回路図である。 ｌ・・・マルチプロセッサ７ステム用ＲＡＭ、２・・・
メモリＩＯ，，２ａ・・・メモリセノペ３１．３２−Ｃ
ＰＵ。 ｑ、 、 ｔＩ２・・・アドレスバス、５１ 、 、ｔ
２・・・データバス、６１．４２・・・コントロールバ
ス、Ｙｌａ ＋ Ｙｌｂ ’ Ｙ２ａ ’Ｙ２１）・・
・データライン。 第３図 旦
Claims (1)
- 複数のメモリセルを有するメモリＩＣを用いたマルチプ
ロセッサシステム用ＲＡＭ装置において、前記各メモリ
セルに複数のデータラインを設け、該各データラインご
とに接続したプロセッサにより、同一メモリセルから同
時にデータの読み出しを可能としたマルチプロセッサシ
ステム用ＲＡＭ装置。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP57161381A JPS5949653A (ja) | 1982-09-14 | 1982-09-14 | マルチプロセツサシステム用ｒａｍ装置 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP57161381A JPS5949653A (ja) | 1982-09-14 | 1982-09-14 | マルチプロセツサシステム用ｒａｍ装置 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPS5949653A true JPS5949653A (ja) | 1984-03-22 |
Family
ID=15734003
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP57161381A Pending JPS5949653A (ja) | 1982-09-14 | 1982-09-14 | マルチプロセツサシステム用ｒａｍ装置 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS5949653A (ja) |
Cited By (4)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS6054113A (ja) * | 1983-09-02 | 1985-03-28 | 矢崎総業株式会社 | 撚線の製造装置 |
| JPS62175993A (ja) * | 1986-01-29 | 1987-08-01 | Fujitsu Ltd | マルチポ−トメモリ |
| JPS62175992A (ja) * | 1986-01-29 | 1987-08-01 | Fujitsu Ltd | マルチポ−トメモリ |
| GB2547431A (en) * | 2016-02-16 | 2017-08-23 | Cross Daniel | Hanger |
-
1982
- 1982-09-14 JP JP57161381A patent/JPS5949653A/ja active Pending
Cited By (4)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS6054113A (ja) * | 1983-09-02 | 1985-03-28 | 矢崎総業株式会社 | 撚線の製造装置 |
| JPS62175993A (ja) * | 1986-01-29 | 1987-08-01 | Fujitsu Ltd | マルチポ−トメモリ |
| JPS62175992A (ja) * | 1986-01-29 | 1987-08-01 | Fujitsu Ltd | マルチポ−トメモリ |
| GB2547431A (en) * | 2016-02-16 | 2017-08-23 | Cross Daniel | Hanger |
Similar Documents
| Publication | Publication Date | Title |
|---|---|---|
| US5115510A (en) | Multistage data flow processor with instruction packet, fetch, storage transmission and address generation controlled by destination information | |
| EP0145497A2 (en) | Semiconductor integrated circuit device | |
| US4819209A (en) | Simultaneous dual access semiconductor memory device | |
| US5113093A (en) | Semiconductor integrated circuit with multiple operation | |
| JPS5949653A (ja) | マルチプロセツサシステム用ｒａｍ装置 | |
| US5986955A (en) | Method and apparatus for hiding data path equilibration time | |
| KR860006875A (ko) | 반도체 장치 | |
| US4792924A (en) | Single rail CMOS register array and sense amplifier circuit therefor | |
| KR930005771B1 (ko) | 인터럽트 제어회로 | |
| JPS5650451A (en) | Multiaccess system of multimicrocomputer | |
| JPS6242306B2 (ja) | ||
| JPH0528770A (ja) | マルチポートメモリ回路 | |
| JPS60133587A (ja) | 半導体記憶装置 | |
| JPH073757B2 (ja) | 半導体記憶装置 | |
| GB1445663A (en) | Data processing system | |
| KR890006083Y1 (ko) | 데이터의 독출 및 기입회로 | |
| JPS62175993A (ja) | マルチポ−トメモリ | |
| EP0578900B1 (en) | Integrated CMOS static RAM | |
| JP2975638B2 (ja) | 半導体集積回路 | |
| KR950006547Y1 (ko) | 프로세서 이중화시 공통메모리 액세스회로 | |
| JPH0329186A (ja) | アルチポートｓｒａｍ | |
| KR0172407B1 (ko) | 반도체 메모리 장치의 라이트 드라이버 회로 | |
| JPS61161560A (ja) | メモリ装置 | |
| JPS62272352A (ja) | メモリ制御回路 | |
| JPS6339191A (ja) | 半導体記憶装置 |