JPS5950561A - 半導体集積回路装置 - Google Patents

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】 本発明は、絶縁ゲート型亀界効果トランジスタ（以下、
単にＭ工５ＦＥＴ′５１はＭＯ８ＦＩ！ｉＴという）全
回路素子として使用する半導体集積回路袋ｆｉ（以下、
単にＩＣという）およびその製造方法に関する。

ＭｌＳＦＦｉＴ全使用するＭＯ８ＩＯは、集積化される
Ｍ工５ＦＥＴのすべてが同一チャンネル型（シングルチ
ャンネル型）で構成されるものと、Ｐチャンネル型とＮ
チャンネル型との両チャンネル型全含むコンプリメンタ
リ型（ｃＭ■ｓ）で構成されるものとがある。これらの
ＭＯ８工Ｃは、Ｓ　ＲＡ　Ｍ　（５ｔａｔｉｃ　　Ｒａ
ｎｄａｍ　Ａｃｃｅｓｓ　　Ｍｅ＋ｎｏｒｙ）およびＤ
　ＲＡ　Ｍ　（Ｄｙｎａｔｎｉｃ　ＲａｎｄａＵ１Ａｃ
ｃｅ８１：１ｙ６ｍｏｒｙ　）などのメモリエ０として
広く使用されている。

ＭＯ８ＩＯは、その製造過程における作業者又は取扱い
者等によって銹導芒れた静電気による壇太亀圧によって
破壊さｆ’Ｌやすい。この静電破壊は、ゲート電極がＩ
Ｃの外部入力端子（ポンディングパッド）に接続さｎて
いるＭＩＳＮＥＴに対して生じやすく、静電気に基づい
て予期せぬ過渡状態に印加される過大電圧によって、そ
のゲート絶縁膜が破壊されるという現象（以下、ゲート
破壊という）がしはしは生じる。このゲート破壊【防止
する友めに、従来、破壊しやすい外部入力端子に接続さ
れるＭ工８ＦＭ！Ｔに対して過大電圧會クランプするた
めのゲート保護ダイオードχ挿入することが知られてい
る。このゲート保護ダイオードは、半導体基板内のＰＮ
接合部で生じるツェナーブレークダウンおるいは半導体
基板表面のＰＭ接合部で生じるサーフェイスブレークダ
ウン？利用するものが一般的である。

サーフェイスブレークダウン？利用するゲート保護ダイ
オードの構造としてＭ工Ｓ　ＦＥＴ’ｉ利用するものが
周知である。この構造は、ゲートａ極ｒソース電極と共
通接続して保護ダイオードの一方の端子となし、ドレイ
ン電極ケ保腹ダイオードの他方の端子となしたものであ
る。このダイオード？保譲すべきＭＩＳＮＥＴのゲート
入力回路に挿入することによって、保護ダイオード用の
ＭＩＳＮＥＴのドレイン接合の表面近傍に回復性のある
ブレークダウンを生じせしめて過大電圧？クランプさせ
て回路素子として作用するＭＩＳＮＥＴの破壊ケ防止す
るものである。このゲート保護構造は、回路素子として
作用するＭＩＳＮＥＴと同時に、ゲート保護用のＭ工８
ＦＥＴｉ形成できるので、１！！！造プロセスの追加？
必要としない点で極めて有オＵであり、広く利用さ扛て
いる。

本発明は、この工うなＭ工５ＦＥＴｉゲート深護素子と
して使用するＭＯ８工０に関し、本発明者等の実験検討
の結果、上述し７ｃＭよりＦＥＴ′にグー）ｆｆｌ護素
子として使用し′ｆｃ場合、ゲート保護用のＭＩＥＩＦ
ＥＴ自体のゲート絶縁膜が破壊ｆｉ７’Ｌ。

種々の異常人力電圧に対して充分な保護作用が傅らｔな
いことか判明した。特に、ゲート保膿用Ｍ工ＥＩＦＥＴ
のゲート絶縁膜？薄くする工程、破壊しやすくなること
が判明した。

従って、本発明の目的は、ゲート保画素子として使用さ
れるｌＡｌ５ＦＥＴ自体の破壊？防止したＭＯＳ工０全
０全提供ことにある。

さらに本発明の池の目的は、ＳＲＡＭ又はＤＲＡＭのＭ
Ｏ８ＩＣ！に適したゲート保護構造ｒ提供することにあ
る。

本発明の一実施例に従えば、一つの半導体基板に形成芒
７１．たゲート保護用Ｍ工５ＦＥＴのソースまたはドレ
イン領域の少なくとも一つの領域の下部に半導体基板と
同一導電型で、かつ、不純物濃度が前ａピ半導体基板よ
シも高い半導体・領域が形成される。

本発明の能の実施１！Ｉｌｌに従えば、上ｓ己半導体佃
域は、ＤＲＡＭもしくはＳＲＡＭを構成するＭＩＳＮＥ
Ｔのα線によるソフトエラーに対する防止領域と同時に
形成される。

以下、本発明（ｙ−８ＲＡＭのＭＯ８工０に適用した実
施列について説明する。

第１図は、本発明の４にビットの記憶容ｆｔ’（ｒもつ
ＳＲＡＭ１一つの半導体基板１に構成したレイアラ）？
ｒ概略的に示したものである。図中、１１１〜ｌｎｍは
、ＩＣの外部４３号ヶ受信するため、もしくは、ＩＣの
内部信号音送信するために、半導体基板の周辺部に設け
られた外部ｐｊＭ子（ポンディングパッド）である。１
００は多数のメモリセルが行列状（６４Ｘ６４ビツト）
に配置されて成るメモリアレイ部である。各メモリセル
は第２図に示すように、４つのＮチャンネル型のＭＯ８
ＦＥＴ６０１〜６０４と、多結晶シリコン抵抗体Ｒ１゜
Ｒ２から成ｐ１このセルは隣接する一対のデータ線ＤＬ
Ｉ、ＤＬ２に結合芒れ、かつ、ワード線ＷＬ。

に結合されている。このメモリセルの構造については後
述する。

メモリアレイ部１００の多数のワード線の一つ會選択す
る定めのＸデコーダ、１０２はメモリアレイ１００の多
数のデータ線の一つ衾選択するためのＸデコーダである
。１０３は前記メモリアレイ部１００の信号を読出し−
Ｅ　ｒｃは省込むための読出し・畳込み回路である。Ｘ
デコーダ、Ｘデコーダおよび読出し、￥１込み回路はＰ
チャンネル型１１ｉ０８Ｆ’ＦＸＴとに薯チャンネル型
Ｍ　ＯＳ　Ｆ　Ｂ　Ｔとから構成さｆしたＣ！ＭＯ８構
造となっている。

第３図は、上記ＸデコーダＩ０１に適用した、本発明に
従って構成さＩ’Ｌ７”Ｃゲート床置回路の等価回路図
ｒ示す。４０２はＮチャンネル型ＭＯ８ＦＥＴ、４０３
はＰチャン２、ル型ＭＯ８ＦｇＴで、こｌｔらはＣＭＯ
Ｓインバータ葡構成し、Ｘデコーダの回路の一部ケ構成
している。ぞしてそのＣＭＯＳインバータのグー）１ｉ
、極は、外部入力端子１１１に接続芒ノじＣいる。そし
てそのゲート入力回路には、本発明に従って、Ｎチャン
ネル型ＭＯ８ＦＥＴ４０１から成るゲート保論素子が挿
入されている。ゲート保護素子用ＭＯ８１１’ｆｆ１Ｔ
４０１は、グー１−［極ｇがソース領域ＳＫ屯気的接続
され、それらはともに基準電位源に接続され、そのドレ
イン領域ｄはゲート破壊？防止すべき入力段のＭＯ８Ｆ
ＥＴ４０２又は４０３のゲート電極に接続される。

本発明に従って、上記ゲート保護素子用ＭＯ８ＦＷＴの
ドレイン領域には、半導体基板１に形成場ｊ、るドレイ
ン領域自体がもつＰＮ接合のツェナーブレークダウン電
圧に対してよシ低いブレークダウン電圧金もつ低電圧ツ
ェナーダイオードＤ。

が形成場れる。この低電圧ツェナーダイオードＤＩのブ
レークダウン電圧は、ＭＯ８ＦＫＴ４０１のゲート絶縁
膜の永久的な破壊電圧に対してより低く設定される。ツ
ェナーダイオードＤｓ　ｋｇむゲート保護用のＮチャン
ネルＭＯ８ＦＥＴの構造會第５図に示す。

第５（８）において、Ｂ２０１）Ｖｉｐ型基板（ｐ型Ｗ
ｅｌｌ　）であり、この基板にＭＯＳＦＥＴのｎ＋＋ソ
ース領域２０２およびｎ＋型トドレイン領域２０３形成
場Ｑている。２０４は熱処理によって形成さｎた二酸化
シリコン膜、２０５は多結晶シリコンからなるゲート電
極、２０６は周知のＯＶＤ法（Ｃｈｅｍｉｃａｌ　Ｖａ
ｐｏｕｒ　Ｄｅｐｏｓｉｔｉｏｎ　）によって形成され
た二酸化シリコンの層間絶縁膜、２０７は多結晶シリコ
ン膜からなる第２層目の配線層、２０８はＯＶＤ法によ
って形成された二酸化シリコンの絶縁膜、２０９は、リ
ンシリコンガラスの絶縁膜、２１０はアルミニウム（Ａ
Ｚ）の電極部ケ含む最上配線層である。２１１はｎ　型
ソース領域２０２およびｎ　ドレイン領域２０３の各々
の層の下部に設けられ、前記ｐ型基板２０１よシネ細物
濃度が高いｐ　領域である。このｐ＋＋域２１１の形成
は、ｎ　型ソース領域２０２およびｎ＋５ドレイン領域
２０３を形成する前に、ボｏフイオｙ（Ｂ工）’ｋ１２
５［ＫｅＶ］で、■、３ｘｉｏ”〔原子／ｆｆ１）の原
子ケイオン注入法（Ｉｏｎ工ｍｐｌａｎｔａｔｉｏｎ　
）により打込むことにより形成される。Ｊはジャンクシ
ョン部である。かかるＮチャンネル型ＭＯ８ＦＥＴは、
０ＭＯ８構成のＸデコーダ１０１、Ｙデコーダ１０２お
よび読出し・曹込み回路１０３ケ構成するＮチャンネル
型ＭＯ８ＦＥＴと同時に形成されるものでるる。従って
、ゲート保護素子として使用される以外の池のＮチャン
ネル型ＭＯ５ＦＫＴの構造も第５図によって代表される
。

本発明に従って、ゲートｇｉ１．護素子用ＭＯ８ＦＥＴ
４０１の０＋型のドレイン領域２０３の下部にこｎと接
するようにＰ型の半導体基板２０１より高濃度で、基板
２０１と同一導電型の＠彰：２１１が形成され、こｊに
よって上述した低電圧のブレークダウン車圧會持つツェ
ナーダイオードＤ１が形成さｎる。

第３因および第５図に示さｎたゲート保護素子用のＭＯ
８ＦＦｉＴ４０１では、ｎ＋型トドレイン領域２０３、
ｎ＋＋追加領域２１１とによって低電圧のブレークダウ
ン電圧ｔもつツェナーダイオードＤ、のＰＮ接合部が形
成さｌ、るので、予期せぬ過渡状態に静電気による異常
な過大電圧が外部入力端子１１１に印加さｎても、その
印加時に過大電圧はツェナーダイオードＤ１部でクラン
プ嘔れることになる。従って、ＭＯ８ＦＥＴ４０１のゲ
ート絶縁膜（シリコン酸化膜）９０２の永久破壊が防止
さ扛る。

本発明によれば、％（＋電褒によって入力端子１１１に
印加さｎる波形又は波高値が椋々異なる異常なパルス車
圧に対して、低電圧ツェナーダイオードＤ、　と、ＭＯ
８ＦＥＴ４０１自体のゲート絶縁膜９２７近傍のドレイ
ン接合のサーフエイスブレークダウンダイオードとが並
列的にクランプ動作するので、過大車圧に対する保護範
囲を向上させることができる。Ｉた、このとき、ｐ　型
の追加領域２１１と、ｎｍのドレイン領域２０３とは、
ともに高不純物濃度を以ってＰＮＮ接合影形成るので、
この部分でのＰＮ接合容量が大きくなる。

従って、第３図に示すように、低電圧ツェナーダイオー
ドＤＩに、上記ＰＮ接合容量による寄生容ｆｔ　Ｏｔが
追加δれることとなるので、異常な壇大入力可圧に対し
、その立上シ時間葡遅らせることができる。すなわち急
峻な過大入力パルス車圧ｔならｌせてその波高値を制限
するとともに、異常人力パルスの立上り特性が緩やかに
嘔れるのでＭＯ８ＦＥＴ４０１とツェナーダイオードＤ
、との保護動作７よシ完全なものとすることができる。

なお、不実施ＷＩＪｔｒｉｘデコーダ１０１について述
べたが、Ｙデコーダ１０２のゲート人力保繰回路につい
ても、同様に、第５図と同−構造勿もつＮチャンネル型
ＭＯ８ＦＫＴで構成込れる。

さらに、第５図に示したＭ　ＯＳ　Ｅ’　Ｂ　Ｔの構造
ｔもつＭＯＳＦＥＴによって、外部出力端子に接続され
る出力回路を構成すれば、その外部出力端子に接続され
る最終段出力回路葡構成するＭＯＳＦＥＴのゲート破壊
を防止できる。第４図はこの実施例を示す。

第４図において、５は出力段回路であ勺、５０１゜５０
２はＮチャンネル型ＭＯ８ＦＥＴでβる。こｆらのＭＯ
８ＦＥＴＯ８ＦＥＴ盆石５図ｊＮチャンネル型ＭＯ８Ｆ
ＦｆＴと同一構造とすることによって、各トランジスタ
のドレイン領域に対して、低電圧のツェナーダイオード
Ｄ３、Ｄ４　と、その畜生容量Ｃ３、Ｃ４とｔ具備せし
める。尚、第４図にて工はインバータであシ、Ｎチャン
ネル型ＭＯ８ＦＥＴ５０１のゲートに印加さｎる信号と
、位相反転された信号ｉＮチャンネル型ＭＯＥＩＦＫＴ
５０２に印加するために設けられている。前記出力回路
５は、外部出力端子１ｎｍに接続さｎている。このよう
に出力回路？形成することによって、外部出力端子１ｎ
ｍに、例えば、静電気による過大電圧が印加されたとし
ても、低電圧ツェナーダイオードＤ４のクランプ動作と
、容１ｋ　Ｃ４の遅延動作とによってＭＯ８ＦＥＴ５０
２および５０１のゲート破壊ｒ防止することができる。

以上説明した如く、本発明によハば、第５図に示すＮチ
ャンネル型ＭＯ８ＦＥＴのｎ　型ソース領域またはｎ＋
＋ドレイン領域の少なくとも１つの下部にｐ型基板よシ
も不純物濃度の商いｐ　型佃域勿設けることによって、
前記実施列の入力回路および出力回路におけるＮチャン
ネルＭＯ８Ｆ’ＥＴ４０１，４０２，５０１．５０２静
亀破壊七防止することができる。また、ｎ　型ソース領
域またはｎ＋＋ドレイン領域のＤ＋型領領域設けられた
ｐ　型領域との接合容量が増加するので、静電パルスケ
な１らせ、これによって靜電破壊強度葡よｐ向上δせる
ことかできる。

上述せるｐ　型の追加領域ｔドレイン領域に有するＮチ
ャンネル型ＭＯ８ＦＥＴは、メモリアレイ部１００（第
１図）のメモリセルを構成するＮチャンネル型ＭＯ８Ｆ
ＥＴ６０１〜６０４（第２図）と同時に形成される。第
６図は、第２図のメモリセル回路に示芒れた回路集子の
うち、ＭＯ８ＦＥＴ６０１および６０２、ならびに多結
晶シリコン抵抗Ｒ，の断面構造？示す。

第６図にて、ｌはシリコン半導体基板で、この半導体基
板中にｐ型のウェル領域１００１が形成芒れている。９
１３はｎ　型の半導体領域でＭＯＳＦＥＴのソース（Ｓ
）およびドレイン（ｄ）ｋ構成している。９１２は本発
明に従ってΩ＋＋半導体領域９１３に隣接して設けらｎ
たｐ＋＋半導体領域で、この領域は、ウェル領域１００
１よシ高濃度の不純物一度ｔもつ。９０９は、第１層目
の多結晶シリコン層で、ＭＯＳＦＥＴのケート電極（ｇ
）ｈ構成し、さらにドレイン領域９１３（ｄ）上でコン
タクト電極を構成している。９１６は第２層目の多結晶
シリコン層で、ドレイン領域９１３と電源（Ｖ、、）と
を接続する配り層ｒ構成する。

この配線層中には不純物濃度が池の領域より低いか、又
は、不純物ｒ実質的に色んでない真性牛導体から成る抵
抗領域１００２（Ｒ＋　　）ｋ有している。

この抵抗領域１００２は、列えＩｒ１ＩＧΩ〜ｌ０ＵＧ
Ωの抵抗値？もつ。９１７はアルミニウムの配線層であ
る。９２５は坤いフィールド絶縁膜で、シリコン酸化物
より成る。９２７は薄い絶縁膜でゲート絶縁膜として用
いられる。この薄し１絶縁膜はシリコン酸化物から成る
。９１４はシリコン酸化膜で、層間絶縁膜として用いら
れている。９２１は、リンシリケートガラス膜（ｐｓＧ
Ｍ）で、第２の層間絶縁膜として用いられている。この
メモリセル部の製法については後述する。

このように、メモリセル部ｒ構成するＭＯＳＦＥＴに対
しても、ｎ＋型のドレイン領域および／もしくはソース
領域の下部に対して基板より面濃度の不純物が導入きれ
、かつ基板と同−専一型？持つｐ　型の半導体領域を形
成することかできる。

これらのＭＯＳＦＥＴの形成は、上述したゲート保膿用
ＭＯ８ＦＥＴの形成と同一プロセスで行なわれる。

第６図の構造によるメモリアレイは、α線（α−ｐａｒ
ｔｉｃｌｅｓ　）による該動作、すなわち、ソフトエラ
ー？防止テることかできる。第８図は、ソフトエラーの
効果？実験的に示したグラフである。

通常電源電圧Ｖ。０が５Ｖであるメモリアレイに対して
、α線によるソフトエラーの影ぢ８度７強くするために
、竜壽市圧Ｖ。ｏｋ１〜３Ｖの範囲に低下８せた電圧を
横軸に示している。一方、一定量のα線？メモリアレイ
部の各メモリセルに照射して、予め記憶させた所定の情
報が反転゛Ｔるメモリセルの数の割合忙縦軸に示してい
る。第８図（・こて、特性（ａ）は、ドレイン領域下に
ｐ　型牟邦体領域？形成しない従来のｉｎ成による場合
？ｌｌ−ボし、特性（ｂ）は、本発明に従ってｐ　型の
半導体領域？ドレイン領域下に形成したものである。こ
れら１ｉ１４者の特性の比較ρ）ら明らかにもれるよう
に、本発明に従えば、ｐ２！１８Ｉ領域９１２ｒ形成し
１こことにより、該領域とｎ　ＷＦレイン領域９１３と
の間の接合各党が瑠太し、α線によるメモリセルの情報
の反転（ソフトエラー）を低減することができる。

尚、上述の実施列においては、メモリアレイ部はｐ型つ
ェル佃域ＩθＯ１内に形成部７′１．ていることから、
α線によって基板側に生ずる電子は、このｐ型ウェル領
域１００１とｎ−型基板９０１との間のＰＮ接合におけ
る電位障壁で排除することができる。こｎＫよって、α
線によるソフトエラ一対策をより完全なものにすること
ができる。

次に、上述したドレイン領域下にｐ＋型型層ｒ有するＭ
ＯＢＦＥＴｆ備えたＳＲＡ　ＭＩＣの製法について、第
７図（Ａ）〜第７図へ）？参照して説明する。説明を簡
単にするためにＳＲＡＭＩＣに使用芒ｎた本発明に従っ
たＮチャンネル型ＭＯ８ＦＥＴと、Ｐチャンネル型ＭＯ
８ＦＦ；Ｔと７代表的に図示し、そのプロセス七説明す
る。

第７図（Ａ）に示すように、ＣＭＯ８？１１”形成する
ために８〜１２Ω−ｃＴｎＯ比抵抗？もつｎ−型シリコ
ンウェーハ（基板）９０１−用意する。ｎ−型シリコン
ウェーハ９０１を熱処理等によって薄い二酸化シリコン
ｙ（５ｔｏ２）９０２’に形成する。この酸化シリコン
膜９０２上の全面にナイトライド（８１３Ｎ４）の耐酸
化膜を形成する。ホトレジストマスク９０３によってｐ
−型層形成部分の耐酸化膜９０４ケ残して、曲の血ｔｍ
化膜勿除去する。

第７図（Ｂ）に示すように、前＝ｅｎ−型シリコンウエ
ーハ９０１の絶縁膜９０２が露出している部分に、リン
イオン會イオン注入法によって打込み、領域ｐｘ２形成
する。次に基板全体ケ熱酸化処理することによって耐酸
化膜から露出さｎ７ｊ部分に厚いシリコン酸化膜９２５
紮形成する。

第７図（０）に示すように、耐酸化膜９０４に除去し、
上記厚いシリコン酸化膜９２５と薄いシリコン酸化膜９
０２とｒマスクとしてイオン注入法によシ、６０ＫｓＶ
のエネルギーで２．５Ｘ１０１２原子／　ｃｒ／ｌのポ
ロンイオン？打込み、薄いシリコン酸化膜９０２下に領
域ＢＩケ形Ｍ、する。

第７図中）に示すように、熱処理によって前記イオン注
入法で打込んだ領域Ｐ工ならびに領域Ｂｌｒ再拡散して
、ｎ型領域９０５．ｐ−型層９０６ケ形成する。領域９
０６はＮチャンネル型ＭＯ８ＦＥＴ’ｉ形＃：丁べきウ
ェル領域として使用さｎる。

しかる後、絶縁膜９０２および９２５上にナイトライド
の耐酸化膜９０７を全面的に形成する。

第７図（烏に示すように、第７図中）で形成された耐酸
化膜９０７勿ホトレジスト等のマスク？用いて選択的に
除去する。次に前記ｐ−型層９０６よｐも不純物濃度の
高いｐ型のチャンネルストッパ一部ｒ形成するために、
イオン注入法によシチャンネルストッパーのためのボロ
ンイオンｒ打チ込んで領域ＳＢＩ紮形底形成。

第７図（Ｆ）に示すように、熱処理ケ行なって、領域Ｓ
Ｂ工の不純物２導入してチャンネルストッパのためのｐ
ｆｆｉ領域９０８ケ形成すると同時に、ウェル領域９０
６の異面において、耐酸化膜９０７から露ｔＪ３芒れた
部分に厚いシリコン酸化膜９２６ケ形成する。この後に
、耐酸化膜９０７’ｉ除去する。さらに、耐酸化膜９０
７の下面の薄い絶縁膜９０２も除去する。

第７図ＣＧ）に示すように、前記処理後に、熱処理によ
って薄いシリコン酸化膜９２７ｒ形成し、これヶグート
絶縁膜として使用する。

第７図但）に示すように、チャンネルのしきい値電圧ｒ
調整するためにイオン注入法にょカじきい値電圧の調整
に会衆なボロンイオン弦打込む。その後に、ゲート絶縁
膜９２７上に、ＣｖＤ技術によって、多結晶シリコンの
配線層およびゲートｍ極の導電部９０９勿形成する。こ
の後、多結晶シリコンの導゛酊部９０９に４亀性ケ与え
るためにリンの不純物２導入する。その後にホトレジス
ト等のマスク９１０に使用し、本発明に従ってｐ　型領
域を形成するために、イオン注入法によってｐ＋型領領
域形成部分矢印のように、１．２５　（ＫｅＶ〕で１．
３ＸＬＯ”原子／Ｃ司のボロンイオンを打込んでやる。

ＣｔＺによって、比較的に深い部分に不純物が集中した
領域Ｂ工を形成する。

第７図（１）に示すように、前記ホトレジスト等のマス
ク９１０を除去し、熱処理によって再びれ９いシリコン
酸化膜９２８を形成し、この上にナイトライド膜９１１
ｆ：形成する。この時、ｐ　　ｍ仏］域形成のためにボ
ロンイオンか打込１れた領域Ｂ１は拡散されでｐ＋＋域
９１２となる。次に、ｒ１＋型ソース佃域およびドレイ
ン領域を形成すべき部分にリンイオンＰ工をイオン注入
法によυす」込む。

第７図（Ｊ）に示すように、ＯＶ　Ｄ　（Ｃｈｅｍｉｃ
ａｌＶａｐｏｕｒ　Ｄｅｐｏｓｉｔｉｏｎ　）ｉによっ
てウェル領域上に二酸化シリコンの絶縁＄９１４を形成
し、しかる後、耐ｆ９化膜９１１を除去する。しかる後
、熱処理を施し、ｎ＋型ンソーおよびドレイン領域９１
３を形成する。

第７図（Ｋ）に示すように、ｎ型層９０５にｐ　型ソー
ス領域ならびにｐ　型ドレイン領域を形成するために、
絶絡Ｍ９１４をマスクとしてボロンイオンＢＩをイオン
注入法で打込む。絶縁膜９１４の配＋Ｍ丁ベキ部分にス
ルｍ−ホール（ＴｈｒｏｕｇｈＨｏｌｅ　）　９１５を
形成し、全面に多結晶シリコン瞑り１６を形成する。

第７図（旬に示づ−ように、多結超シリコン膜９１６ヲ
前記スルー・ホール９１５等の部分′ｆｆ：外して選択
的に除去し一〇、配線部９１７，９１８等を得るように
バタンニングする。多結晶シリコンの配線部９１７，９
１８にリンの不純物を拡散させで碑亀性ケ与える。この
時、ボロンイオンＢＩが拡散してｐ−１−型ソース細枝
ならひにｐ＋＋ドレイン領域９１９が形成さｎる。尚、
多結晶シリコンの配線部９１７．９１８を形成する際、
第６図に示した抵抗領域となる部分１００２には予めマ
スクが形成され、リンの不純物拡散が阻止きれる。

第７図（縛に示すように、二酸化シリコンの絶刺膜９２
０を形成し、該上面にリンシリケートガラスの絶縁膜９
２１を形成する。しかる後、スルー・ホール９２２を形
成し、熱処理する。

第７図斡）に示すように、絶縁膜９２０，９２１に形成
されたスルー・ホール９２２０部分にアルミニウム（Ａ
Ｚ）の最上配線層９２３を設け、さらに最終的なパッシ
ベーション膜（図示されていない）を形成して本素子を
完成芒せる。

以上説明した如く、本製造工程によれば、ｐ′−型領域
を形成したＮチャンネル型層　ＯＳ　Ｆ　ＦｉＴ全Ｍす
る０ＭＯ８’ｉ、通常の工程で、かつ容易に形成でき、
前記目的を達成することができる。

以上、説明したように、本発明に従うゲート１％謹用Ｍ
Ｏ８ＦＦｉＴは、メモリアレイ部を構成するＭＯＳ　Ｆ
Ｆ１Ｔと同時に形成することが、メモリアレイ部の嘔気
的特性も向上させる点で効果的である。

本発明は上述の実施列に限定されることなく、その要旨
を変更しない範囲内において種々変更し得る。ρりえば
、Ｎチャンネル型ＭＯ８ＦＥＴは、ドレイン電圧による
ゲート酸化膜中へのホット・エレクトロンの注入全低減
させるために、第９図に示すような構造としても良い。

すなわち、第９図に示すように、特に、ｎ　型のドレイ
ン領域２０３０周辺部に、該ドレイン領域の低濃度の不
純物濃度を持つｎ−型の領域３００を形成する。

このようにすることにより、ｎ　型のドレイン領域２０
３を取囲むようにｎ−型領域が存在するために、ドレイ
ン接合のゲート絶縁膜下の表面部における電界強度が緩
和され、このため、ポット・エレクトロンによってゲー
ト酸化）線中にキャリアがトラップされる割合を低減す
ることができる。

これは結果的にＭＯＳＦＥＴのしきい値電圧Ｖｔｈの変
動全防止する。尚、第９図において、上述した第５図に
示した構造と同一の機能金屑する部分は同一符号が付は
１１、その説明を省略する。

このホット・エレクトロン効果による特性の劣化が抑制
芒ｎる利点を、第１Ｏ図の特性図に示す実験結果をもと
に、説明する。

第１０図の横軸は、ＳＲＡ　ＭＩ　Ｃの動作亀源匿圧Ｖ
。ｏを示し、通常５■で動作きせるＳＲＡＭＩＣに対し
て、ホットのエレクトロンの効ｉｆより顕著に観測する
ために、６〜ｔＯＶ範囲の電圧を印加したものを示す。

一方、縦＠は、ホット・エレクトロン効果によシしきい
値電圧がある一定の値に変動する萱での時間を劣化時間
として示したものである。特性（ａ、１ｎｉＤ域を形成
しない場合の実験結果を示し、特性（ｂ）はｎ−領域ケ
ｎ＋型のドレイン領域の周辺に形成した実験結果を示す
。

この実験結果から明らかにさｎるように、第９図に示し
た本発明に従う構造によれは、矢印に示すように、１．
５〜２桁特性劣化時間を向上心せることができる。この
同上は、通常の５Ｖ屯源で長時間ＳＲＡＭＩＣを動作芒
せても特性の変動か生じにくいこと全意味するものであ
る。

第９図に示す構造においてｎ−型領域３００は上述した
第７図（−［）に示した工程において、リンイオンＰＩ
ｉ打込んだ後、ヒ素（Ａ８）のイオンをイオン注入法に
よって打込むことによって容易に形成できる。

きらに、本発明は上述したＳＲＡＭＩ　Ｏの実施列に限
定きれることなく、第１１図に示したＮチャンネル型Ｍ
Ｏ８ＦＢＴ７０１およびキャパシタＣ５とを有する１素
子型のメモリセルをＭするＤＲＡＭＩＯにも適用できる
。

【図面の簡単な説明】

第１図は、本発明全ＳＲＡＭＩＣに適用した場合の工Ｃ
のレイアウトを説明するための概略図。 第２図は、第１図に示したＥＩＲＡＭＩＧに使用烙れる
メモリセルの回路図。 第３図は、第１図の周辺回路の入方段に使用ちハる本発
明に従うゲート床循回路。 第４図は、第１図の周辺回路の出力段に使用烙ｎる本発
明に従うゲート保穫回路。 第５図は、第１図に示しｆｃＳ　ＲＡ　ＭＩＣに使用感
ノする本発明に従うＮチャンネル型層ＯＥ’＋ＦＥＴの
構造図。 第６図は、第１図に示したＩＣのメモリセル部を構成す
るトランジスタの構造図。 第７図（Ａ）〜（Ｎ）は、本発明に従う構造金得るため
の製造プロセスを説明するための各王権におけるＩＣの
断面図。 第８図および第１０図は、本発明に従うＳＲＡＭＩＣの
特性を説明する１ζめの特性図。 第９図は、本発明に従うＮチャンネル型ＭＯ８ＦＥ−Ｔ
の池の実施レリ金示す構造図。 第１１図は、本発明が適用可能なりＲＡＭＩＣのメモリ
セルの回路図。 １・・・ＩＣの基板、１００・・・メモリアレイ部、ｌ
Ｏｌ・・・Ｘデコーダ、１０２・・・Ｙデコーダ、１０
３・・・読出しφ列、込み回路、１１１〜（ｎ　ｍ・・
外部端子、２０１・・ｐ型基板、２０２・・・ｎ＋型ン
ソー領域、２０３・・・ｎ　型ドレイン領域、２０４，
２０６゜２０８．２０９・・・絶縁膜、２０５・・・グ
ー１−電極、２１１・・・ｐ　型領域、３００・・・ｎ
−型領域、４・・・入力段回路、４０１〜４０３，５０
１，５０２゜６０１〜６０４・・・Ｎチャンネル型ＭＯ
８ＦＥＴ。 ５・・・出力段回路。 第　　１　　図 第　　２　図 Ｃｃ 第　　３　　図 第　　４　図 １ｉ＆、 第　　５　　図 ／ 第　　６　図 第　　７　図 と８） 第　　７　　図 第　　７　図 （丁２ （Ｊ） （Ｋ＞ 第　　７　図 ／θ／ 第　　８　　図 τシ方愛’／Ｅ　Ｖｃｃ　ＣＶ） 第　　９　図 第１０図 第１１図

Claims (1)

1. 【特許請求の範囲】 ■、半導体基板に複数の絶縁ゲート型亀界効果トランジ
   スタを配設した半導体集積回路装置において、少なくと
   も１つの前記絶縁ゲート型篭界効果トランジスタのソー
   スｌたはドレイン領域の少なくとも１つの下部に半導体
   基板と同一４亀型で、かつ、不純物濃度が前記半導体基
   板よりも高い半導体領域上形成したこと勿特徴とした半
   導体集積回路装置。 ２、半導体基板に複数の絶縁ゲート型電界効果トランジ
   スタ２配役した半導体集積回路装置の製造方法において
   、少なくとも１つの前記絶縁ゲート型電界効釆トランジ
   スタのソースＩ几はドレイン領域形成工程前に、前記ソ
   ースまたはドレイン領域の少なくとも１つの下部に半導
   体基板と同−導電型で、かつ、不純ｆ！Ｉ濃度が前記半
   導体基板、Ｊニジも高い半導体領域勿形成する工程？具
   備したことを特徴とした半導体集積回路装置の製造方法
   。