JPS5951130B2 - 漏洩電流の少ない半導体装置の製造方法 - Google Patents
漏洩電流の少ない半導体装置の製造方法Info
- Publication number
- JPS5951130B2 JPS5951130B2 JP58125919A JP12591983A JPS5951130B2 JP S5951130 B2 JPS5951130 B2 JP S5951130B2 JP 58125919 A JP58125919 A JP 58125919A JP 12591983 A JP12591983 A JP 12591983A JP S5951130 B2 JPS5951130 B2 JP S5951130B2
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- type region
- conductivity type
- opposite conductivity
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-
- H—ELECTRICITY
- H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
- H10D—INORGANIC ELECTRIC SEMICONDUCTOR DEVICES
- H10D64/00—Electrodes of devices having potential barriers
- H10D64/01—Manufacture or treatment
- H10D64/011—Manufacture or treatment of electrodes ohmically coupled to a semiconductor
Landscapes
- Electrodes Of Semiconductors (AREA)
- Element Separation (AREA)
Description
【発明の詳細な説明】
この発明は高集積度で漏洩電流の少ない半。
集積回路装置の製造方法に関する。半導体集積回路の高
速化・大集積化のため導体素子自体の縮少と同時に素子
間および素配線との結合部の面積縮少が必要とされてレ
従来の結合部は一導電型半導体基体領域内にした逆導電
型領域の表面に選択的に開孔をｌこの開孔を通して半導
体基体表面に被着する被膜上に金属配線を設ける。
速化・大集積化のため導体素子自体の縮少と同時に素子
間および素配線との結合部の面積縮少が必要とされてレ
従来の結合部は一導電型半導体基体領域内にした逆導電
型領域の表面に選択的に開孔をｌこの開孔を通して半導
体基体表面に被着する被膜上に金属配線を設ける。
こ・で開孔は逆型領域と一導電型領域との境介のＰＮ接
合が基体表面に到るＰＮ接合端部より製造工程上の余裕
度を含めて内側に設計される。しかし乍らこの余裕度は
集積回路の集積度を著じるしく低下する。これを解決す
る従来唯一の方法は、半導体層を導電配線として用い、
導電配線形成後に不純物導入を行つて逆導電型領域を形
成する方法である。然し乍らこの方法も半導体集積回路
では電流供給能力の優れた金属配線と逆導電型領域との
直接結合を許さないため、高速化・大集積化のための半
導体集積回路構造として不十分である。従つてこの発明
の目的は、高速・大集積の半導体集積回路装置の製造方
法を提供することにある。
合が基体表面に到るＰＮ接合端部より製造工程上の余裕
度を含めて内側に設計される。しかし乍らこの余裕度は
集積回路の集積度を著じるしく低下する。これを解決す
る従来唯一の方法は、半導体層を導電配線として用い、
導電配線形成後に不純物導入を行つて逆導電型領域を形
成する方法である。然し乍らこの方法も半導体集積回路
では電流供給能力の優れた金属配線と逆導電型領域との
直接結合を許さないため、高速化・大集積化のための半
導体集積回路構造として不十分である。従つてこの発明
の目的は、高速・大集積の半導体集積回路装置の製造方
法を提供することにある。
この発明によれば、一導電型半導体基体の一表面に選択
的に逆導電型領域を形成し、該領域表面の開孔を通して
前記一表面を被覆する絶縁被膜上に前記逆導電型領域か
らの電極配線を導出する半導体装置の製造方法において
、前記逆導電型領域形成後に前記絶縁被膜上に前記逆導
電型領域と基体との間に形成されるＰＮ接合の端部を通
過する開孔を設け、該開孔形成後に前記半導体基体の全
面に逆導電型不純物を接触し、しかるのち全面に一様に
蝕刻を行つて表面処理を行い、所定の金属Ｊ配線を形成
することを特徴とする半導体装置の製造方法が得られる
。
的に逆導電型領域を形成し、該領域表面の開孔を通して
前記一表面を被覆する絶縁被膜上に前記逆導電型領域か
らの電極配線を導出する半導体装置の製造方法において
、前記逆導電型領域形成後に前記絶縁被膜上に前記逆導
電型領域と基体との間に形成されるＰＮ接合の端部を通
過する開孔を設け、該開孔形成後に前記半導体基体の全
面に逆導電型不純物を接触し、しかるのち全面に一様に
蝕刻を行つて表面処理を行い、所定の金属Ｊ配線を形成
することを特徴とする半導体装置の製造方法が得られる
。
こ・で金属配線とはアルミニウム、モリブデン、シリコ
ン−アルミニウムの二重層もしくは合金層、チタン−白
金又はパラジウムの二重層等の主成分を金属とする導電
配線でありる。この発明の半導体装置は選択蝕刻法によ
る開孔形成後に不純物導入が行なわれる。
ン−アルミニウムの二重層もしくは合金層、チタン−白
金又はパラジウムの二重層等の主成分を金属とする導電
配線でありる。この発明の半導体装置は選択蝕刻法によ
る開孔形成後に不純物導入が行なわれる。
この不純物導入によつて、開孔形成時に発生した欠陥近
傍の導電型基体が不純物侵入で逆導電領域となり、金属
５配線形成後に金属配線の合金化によつて生ずるＰＮ接
合の欠陥部からの漏洩を防止することができる。従つて
この発明による半導体装置は開孔形成部で貼有面積の増
大を生じることなく高集積・高速動作の半導体集積回路
を提供する。次にこの発明の実施例につき図を用いて説
明する。
傍の導電型基体が不純物侵入で逆導電領域となり、金属
５配線形成後に金属配線の合金化によつて生ずるＰＮ接
合の欠陥部からの漏洩を防止することができる。従つて
この発明による半導体装置は開孔形成部で貼有面積の増
大を生じることなく高集積・高速動作の半導体集積回路
を提供する。次にこの発明の実施例につき図を用いて説
明する。
第１図乃至第４図はこの発明の最も好ましい実施例の各
製造工程における半導体装置の断面図である。
製造工程における半導体装置の断面図である。
第１図：比抵抗１Ω−Ｃｍ（７）Ｐ型シリコン単結晶基
体１０１の表面に選択的にシリコン窒化膜１０２を形成
し、このシリコン窒化膜１０２を選択酸化用マスクとし
て、熱酸化して不活性領域となる基体１０１の表面に約
１．０１ｔｍのシリコン酸化膜１０３を形成する。
体１０１の表面に選択的にシリコン窒化膜１０２を形成
し、このシリコン窒化膜１０２を選択酸化用マスクとし
て、熱酸化して不活性領域となる基体１０１の表面に約
１．０１ｔｍのシリコン酸化膜１０３を形成する。
第２図：次にシリコン窒化膜１０２に覆われた部分から
燐を導入して接合深さ０．３μｍ（７）Ｎ型領域１０４
を形成する。
燐を導入して接合深さ０．３μｍ（７）Ｎ型領域１０４
を形成する。
このＮ型領域１０４はシリコン酸化膜１０３をマスクと
して用いて選択的に導入され、不純物導入後の熱酸化処
理で表面に２０００人のシリコン酸化膜１０５を有する
。第３図：次にコンタクトエツチング工程でフオトレジ
スト膜１０６をマスクとしてＮ型領域１０４の上面のシ
リコン酸化膜１０５を除去する。この時のコンタクトエ
ツチング工程でのフオトレジスト膜１０６に写真蝕刻す
る開孔１０７は、少くとも一部が不活性領域を覆うシリ
コン酸化膜１０３の上面にあり、従つてＮ型領域１０４
の上面の端部１０８，１０９は開孔形成により露呈する
。第４図：開孔形成によりＮ型領域１０４の上面を露出
した半導体基体は、フオトレジスト１０６を除去し、さ
らに洗浄工程を通して６５０℃〜８５０℃，の比較的低
温でのリン拡散処理もしくはリンのイオン注入処理を行
う。この実施例では一条件として８００℃で４０分の燐
拡散処理を行う。このＮ型不純物である燐の開孔形成後
の基体への接触は、開孔１０７が露呈するＮ型領域１０
４の端部の欠陥．を保護するＮ型領域１１０，１１１を
形成する。又、この接触の後の半導体基体は弱弗酸液に
短時間侵漬して表面処理を行い、開孔形成時のＮ型領域
１０４の表面を露呈し、シリコンーアルミニウムニ重層
を表面に蒸着する。この二重層は周知の・写真蝕刻技術
を用いて、Ｎ型領域１０４から厚いシリコン酸化膜１０
３の上面に延出する金属配線１１２に加工され、４００
〜５００℃で合金処理されてＮ型領域１０４との接触性
を良好にする。第５図Ａ乃至第５図Ｃは第１図乃至第４
図に示した実施例によつて製造された半導体装置のＮ型
領域と開孔との関係を示す平面図である。
して用いて選択的に導入され、不純物導入後の熱酸化処
理で表面に２０００人のシリコン酸化膜１０５を有する
。第３図：次にコンタクトエツチング工程でフオトレジ
スト膜１０６をマスクとしてＮ型領域１０４の上面のシ
リコン酸化膜１０５を除去する。この時のコンタクトエ
ツチング工程でのフオトレジスト膜１０６に写真蝕刻す
る開孔１０７は、少くとも一部が不活性領域を覆うシリ
コン酸化膜１０３の上面にあり、従つてＮ型領域１０４
の上面の端部１０８，１０９は開孔形成により露呈する
。第４図：開孔形成によりＮ型領域１０４の上面を露出
した半導体基体は、フオトレジスト１０６を除去し、さ
らに洗浄工程を通して６５０℃〜８５０℃，の比較的低
温でのリン拡散処理もしくはリンのイオン注入処理を行
う。この実施例では一条件として８００℃で４０分の燐
拡散処理を行う。このＮ型不純物である燐の開孔形成後
の基体への接触は、開孔１０７が露呈するＮ型領域１０
４の端部の欠陥．を保護するＮ型領域１１０，１１１を
形成する。又、この接触の後の半導体基体は弱弗酸液に
短時間侵漬して表面処理を行い、開孔形成時のＮ型領域
１０４の表面を露呈し、シリコンーアルミニウムニ重層
を表面に蒸着する。この二重層は周知の・写真蝕刻技術
を用いて、Ｎ型領域１０４から厚いシリコン酸化膜１０
３の上面に延出する金属配線１１２に加工され、４００
〜５００℃で合金処理されてＮ型領域１０４との接触性
を良好にする。第５図Ａ乃至第５図Ｃは第１図乃至第４
図に示した実施例によつて製造された半導体装置のＮ型
領域と開孔との関係を示す平面図である。
第５図Ａは従来の開孔形状で、Ｎ型領域５０１の表面の
内側に所要の余裕度を見込んで開孔５０２を設けたもの
である。第５図Ｂはこの発明によりＮ型領域５０３に対
して縦方向で開孔５０４の端部が外側に設計された素子
パターンを示す。第５図Ｃは第５図Ｂのパターンを更に
横方向にも適用し、Ｎ４７型領域５０５の表面の完全に
外側で開孔５０６を設けたものである。Ｎ型領域５０１
，５０３，５０４は全て第１図に示した如く、活性領域
にシリコン窒化膜を選択酸化マスクとして用いた製造工
程で得られる。
内側に所要の余裕度を見込んで開孔５０２を設けたもの
である。第５図Ｂはこの発明によりＮ型領域５０３に対
して縦方向で開孔５０４の端部が外側に設計された素子
パターンを示す。第５図Ｃは第５図Ｂのパターンを更に
横方向にも適用し、Ｎ４７型領域５０５の表面の完全に
外側で開孔５０６を設けたものである。Ｎ型領域５０１
，５０３，５０４は全て第１図に示した如く、活性領域
にシリコン窒化膜を選択酸化マスクとして用いた製造工
程で得られる。
こ７の選択酸化法は通常フラツトＭＯＳ技術（Ｆｌａｔ
ＭＯＳ）、ロコス技術（ＬＯＣＯＳ）、アイソプレーナ
技術（ＩＳＯＰＬＡＮＡＲ）と呼ばれ、この発明の効果
の最も顕著な製造技術である。又、第５図Ａ乃至第５図
Ｃに示したコンタタトの例は全て金属配ノ線とＮ型領域
とが同一の接触面積を有し、この間の接触抵抗は同一で
ある。半導体集積回路においては活性領域の占有面積が
集積度を支配するため、第５図Ａの従来素子に対して第
５図Ｃの実施例の素子では集積度が４倍に向上する。第
６図はこの発明によつて製造された半導体装置の作用効
果を示す特性図である。
ＭＯＳ）、ロコス技術（ＬＯＣＯＳ）、アイソプレーナ
技術（ＩＳＯＰＬＡＮＡＲ）と呼ばれ、この発明の効果
の最も顕著な製造技術である。又、第５図Ａ乃至第５図
Ｃに示したコンタタトの例は全て金属配ノ線とＮ型領域
とが同一の接触面積を有し、この間の接触抵抗は同一で
ある。半導体集積回路においては活性領域の占有面積が
集積度を支配するため、第５図Ａの従来素子に対して第
５図Ｃの実施例の素子では集積度が４倍に向上する。第
６図はこの発明によつて製造された半導体装置の作用効
果を示す特性図である。
第５図Ａ乃至第５図Ｃに示したＰＮ接合ダイオードは、
金属配線から基体に流れる逆導方向電流ｈと逆方向電圧
ＶＢとの関係で示す逆方向耐圧がそれぞれ特性曲線６０
１，６０２，６０３で観察される。即ち開孔部かＮ型領
域の完全外側に設けられる素子は最も高耐圧の特性曲線
６０３与える。これに対し従来法で第５図Ａ乃至第５図
Ｃに示されたようなコンタクト形状の素子を形成すると
、同一の材料を用いても特性曲線６０１，６０４，６０
５を示し、開孔部がＮ型領域の外部に到るものでは完全
に短絡特性を示す。このようにこの発明によればきわめ
て好ましい特性のＮ型領域と金属配線との結合が得られ
る。
金属配線から基体に流れる逆導方向電流ｈと逆方向電圧
ＶＢとの関係で示す逆方向耐圧がそれぞれ特性曲線６０
１，６０２，６０３で観察される。即ち開孔部かＮ型領
域の完全外側に設けられる素子は最も高耐圧の特性曲線
６０３与える。これに対し従来法で第５図Ａ乃至第５図
Ｃに示されたようなコンタクト形状の素子を形成すると
、同一の材料を用いても特性曲線６０１，６０４，６０
５を示し、開孔部がＮ型領域の外部に到るものでは完全
に短絡特性を示す。このようにこの発明によればきわめ
て好ましい特性のＮ型領域と金属配線との結合が得られ
る。
開孔形成後の不純物接触は、イオン注入法を用いても同
様な結果となる。金属配線としてはシリコン−アルミニ
ウムの二重層が最も好ましい特性を示す。この二重層の
Ｎ型領域に接触するシリコンは無定形で１０〜５００人
，多結晶で１０〜１００人が良好な接触と上層のアルミ
ニウムの合金侵入を防ぐ障壁作用とを与える。アルミニ
ウムは０．５〜 ２μｍ程度までの膜厚である。このほ
か用いられる金属配線としてはシリコンを０．０１％〜
１％程度含有するアルミニウム合金，パラジウム又は白
金と金又はアルミニウムの二重層がある。又、実施例に
はＰ型基体にＮ型領域を形成したＰＮ接合ダイオードを
示したが、導電型の変更，ＭＯＳ型トランジスタもしく
はバイポーラ素子のような他の半導体装置にも適用可能
である。開孔形成後の不純物接触は拡散およびイオン注
入法のほかにリンガラス層もしくはボロンガラス層から
の不純物接触法を用いてもよい。
様な結果となる。金属配線としてはシリコン−アルミニ
ウムの二重層が最も好ましい特性を示す。この二重層の
Ｎ型領域に接触するシリコンは無定形で１０〜５００人
，多結晶で１０〜１００人が良好な接触と上層のアルミ
ニウムの合金侵入を防ぐ障壁作用とを与える。アルミニ
ウムは０．５〜 ２μｍ程度までの膜厚である。このほ
か用いられる金属配線としてはシリコンを０．０１％〜
１％程度含有するアルミニウム合金，パラジウム又は白
金と金又はアルミニウムの二重層がある。又、実施例に
はＰ型基体にＮ型領域を形成したＰＮ接合ダイオードを
示したが、導電型の変更，ＭＯＳ型トランジスタもしく
はバイポーラ素子のような他の半導体装置にも適用可能
である。開孔形成後の不純物接触は拡散およびイオン注
入法のほかにリンガラス層もしくはボロンガラス層から
の不純物接触法を用いてもよい。
第１図乃至第４図は各々この発明の一実施例の各製造工
程における断面図、第５図Ａ乃至第５図Ｃは各々この発
明の作用効果を説明するための半導体素子の平面図、第
６図はこの発明の作用効果を示す逆方向特性図である。 図中、１０１・・・・・・Ｐ型シリコン単結晶基体、１
０４・・・・・・Ｎ型領域、１０７・・・・・・開孔形
成用のフオトレジストの開孔部、１１２は金属配線、で
ある。
程における断面図、第５図Ａ乃至第５図Ｃは各々この発
明の作用効果を説明するための半導体素子の平面図、第
６図はこの発明の作用効果を示す逆方向特性図である。 図中、１０１・・・・・・Ｐ型シリコン単結晶基体、１
０４・・・・・・Ｎ型領域、１０７・・・・・・開孔形
成用のフオトレジストの開孔部、１１２は金属配線、で
ある。
Claims (1)
- １ 一導電型半導体基体の一主表面に選択的に埋設絶縁
膜を設ける工程と、前記一主表面の前記埋設絶縁膜に隣
接する領域に逆導電型不純物を導入する工程と、前記逆
導電型不純物を導入した領域を含んで前記埋設絶縁膜の
一部上わたつてコンタクトエツチングを行う工程と、該
露出した前記領域にさらに逆導電型不純物を導入する工
程とを含むことを特徴とする半導体装置の製造方法。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP58125919A JPS5951130B2 (ja) | 1983-07-11 | 1983-07-11 | 漏洩電流の少ない半導体装置の製造方法 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP58125919A JPS5951130B2 (ja) | 1983-07-11 | 1983-07-11 | 漏洩電流の少ない半導体装置の製造方法 |
Related Parent Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP50136725A Division JPS5950104B2 (ja) | 1975-11-13 | 1975-11-13 | ハンドウタイソウチ |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPS5925221A JPS5925221A (ja) | 1984-02-09 |
| JPS5951130B2 true JPS5951130B2 (ja) | 1984-12-12 |
Family
ID=14922182
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP58125919A Expired JPS5951130B2 (ja) | 1983-07-11 | 1983-07-11 | 漏洩電流の少ない半導体装置の製造方法 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS5951130B2 (ja) |
Families Citing this family (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP4116827B2 (ja) | 2002-06-20 | 2008-07-09 | Ｙｋｋ株式会社 | スライドファスナーの止部 |
-
1983
- 1983-07-11 JP JP58125919A patent/JPS5951130B2/ja not_active Expired
Also Published As
| Publication number | Publication date |
|---|---|
| JPS5925221A (ja) | 1984-02-09 |
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