JPS5980971A - Ｍｉｓ半導体装置の製法 - Google Patents
Ｍｉｓ半導体装置の製法Info
- Publication number
- JPS5980971A JPS5980971A JP58153278A JP15327883A JPS5980971A JP S5980971 A JPS5980971 A JP S5980971A JP 58153278 A JP58153278 A JP 58153278A JP 15327883 A JP15327883 A JP 15327883A JP S5980971 A JPS5980971 A JP S5980971A
- Authority
- JP
- Japan
- Prior art keywords
- film
- polycrystalline silicon
- substrate
- substrate bias
- electrode
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Pending
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Classifications
-
- H—ELECTRICITY
- H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
- H10D—INORGANIC ELECTRIC SEMICONDUCTOR DEVICES
- H10D30/00—Field-effect transistors [FET]
- H10D30/60—Insulated-gate field-effect transistors [IGFET]
Landscapes
- Semiconductor Integrated Circuits (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
本発明は、ＭＩ８半導体装置の製法に関する。
従来のＭＩ８半導体装置たとえば、Ｎチャンネルシリコ
ンゲート形ＭＯＳ Ｌ Ｓ Ｉにおいては、基板バイア
スＶＢＢ端子を半導体基板（ベレ、ｙト）ａ面から取り
出している。したがって、この種のＭＯ８ＬＳＩの実装
においては、パッケージたとえばセラミックパッケージ
内に基板バイアス端子用導電体配線を設ける必要がある
ために、パッケージのコスト高を招来している。
ンゲート形ＭＯＳ Ｌ Ｓ Ｉにおいては、基板バイア
スＶＢＢ端子を半導体基板（ベレ、ｙト）ａ面から取り
出している。したがって、この種のＭＯ８ＬＳＩの実装
においては、パッケージたとえばセラミックパッケージ
内に基板バイアス端子用導電体配線を設ける必要がある
ために、パッケージのコスト高を招来している。
そのため、従来のＭＯ８ＬＳＩにおいて、バイポーラ半
導体装置のように、基板バ・イアス端子を基板上面に設
置′Ｆるよつな試みがあるが、イーの製作にあたっては
、フォトエ１．チング工程を通常の製造工程に加える必
要があるために、その作業およびそ」を用のマスク等に
エリかえってコ、スト高になリ、実用化されていない・ そ灼ゆえ、本発明の目的は、フォトエツチング工ａ等の
コスト高を招来するような製造工程を追加することなく
、基板上面に基板バイアス端子を設け、もって低コスト
のＭＩ８半導体装置の製法を提供することＶＣある。
導体装置のように、基板バ・イアス端子を基板上面に設
置′Ｆるよつな試みがあるが、イーの製作にあたっては
、フォトエ１．チング工程を通常の製造工程に加える必
要があるために、その作業およびそ」を用のマスク等に
エリかえってコ、スト高になリ、実用化されていない・ そ灼ゆえ、本発明の目的は、フォトエツチング工ａ等の
コスト高を招来するような製造工程を追加することなく
、基板上面に基板バイアス端子を設け、もって低コスト
のＭＩ８半導体装置の製法を提供することＶＣある。
このような目的を達成するために本発明ＶＣ，おいては
、半導体基板表面のＭＩＳ半導体素子が形成されるべき
素子形成領域と前記半導体基板表面の周辺領域とを除い
て前記半導体基板表面を酸化させることによってフィー
ルド絶縁膜を形成する工程と、前記半導体基板の全表面
を覆って導電層を形成した後、前記素子形成領域Ｋ 、
％−いてゲート電極バクーンを形成すると同時に、前記
周辺領域およびこれと隣接するフィールド絶縁膜部にお
いて前記周辺領域から前記フィ−ルド絶縁膜に延在し、
かつ、前記半導体基板の周辺に沿って延在するように基
板バイアス電極パターンを形成する工程と、前記周辺領
域において前記半導体基板表面にオーミック接続され、
かつ、前記基板バイアス電極パターンの導体層に電気的
接続された金属電極を形成する工程とからなることを特
徴とする。
、半導体基板表面のＭＩＳ半導体素子が形成されるべき
素子形成領域と前記半導体基板表面の周辺領域とを除い
て前記半導体基板表面を酸化させることによってフィー
ルド絶縁膜を形成する工程と、前記半導体基板の全表面
を覆って導電層を形成した後、前記素子形成領域Ｋ 、
％−いてゲート電極バクーンを形成すると同時に、前記
周辺領域およびこれと隣接するフィールド絶縁膜部にお
いて前記周辺領域から前記フィ−ルド絶縁膜に延在し、
かつ、前記半導体基板の周辺に沿って延在するように基
板バイアス電極パターンを形成する工程と、前記周辺領
域において前記半導体基板表面にオーミック接続され、
かつ、前記基板バイアス電極パターンの導体層に電気的
接続された金属電極を形成する工程とからなることを特
徴とする。
以下、本発明の一実施例であるＮチャンネルシリコンゲ
ート形ＭＯ８）ランジスタおよびその製法を工程順に図
面を用いて詳述する。
ート形ＭＯ８）ランジスタおよびその製法を工程順に図
面を用いて詳述する。
（７）周知技術を用いて種々のウエーノ・処理を施こし
た第１図に示すようなシリコンウェーハ（基板）１をス
ターティングマテリアルとして用意する。
た第１図に示すようなシリコンウェーハ（基板）１をス
ターティングマテリアルとして用意する。
なお、同図においては、ｌはＰ型シリコンウェーハ、２
はシリコンウェーハ１表面を選択熱酸化して形成した選
択酸化構造のフィールド酸化シリコン膜、３はフィール
ド酸化シリコンウェーに設けたチャンネルストッパー用
Ｐ 型層、４はゲート酸化シリコン膜、５はＣＶＤ法等
により形成した多結晶シリコン膜で５ｏｏｏｘ程度のも
のである・また、Ａは、シリコンウェーハＩＶＣおける
スクライブ領域であり、Ｂは、素子形成領域である。
はシリコンウェーハ１表面を選択熱酸化して形成した選
択酸化構造のフィールド酸化シリコン膜、３はフィール
ド酸化シリコンウェーに設けたチャンネルストッパー用
Ｐ 型層、４はゲート酸化シリコン膜、５はＣＶＤ法等
により形成した多結晶シリコン膜で５ｏｏｏｘ程度のも
のである・また、Ａは、シリコンウェーハＩＶＣおける
スクライブ領域であり、Ｂは、素子形成領域である。
（イ）多結晶シリコン膜５をフォトエツチングなどによ
り・その不要部分な工、７チオフレ、ゲート電極用多結
晶シリコン１ｓａｈよび基板バイアスＶＢｎ端子用オー
ミック接続体としての多結晶シリコン膜５ｂを形成する
。ついで、このゲート電極用多結晶シリコン膜５ａをマ
スクにしてセルフアライメント方式により、ゲート酸化
シリコン膜４を選択工、ソチングし、ついでソース用Ｎ
＋型層６およびドレイン用Ｎ４゛型層７を形成すると同
時に、多結晶シリコン膜５ａ、５ｂＫ不純物を拡散して
低抵抗体のものにする。第２図にその平面図を、第３図
に第２図のＡＡ’矢視断面図を示す。同図に示すように
、基板バイアスＶＢＢ端子用オーミνり接続体としての
多結晶シリコン膜５ｂの形状は、ウェーハ１におけるス
クライブ領域８の一部およびフィールド酸化シリコン膜
２上の一部に設け、フィールド酸化シリコン膜２上では
、パッド電極を形成するためにやや広い面積をもって形
成している。
り・その不要部分な工、７チオフレ、ゲート電極用多結
晶シリコン１ｓａｈよび基板バイアスＶＢｎ端子用オー
ミック接続体としての多結晶シリコン膜５ｂを形成する
。ついで、このゲート電極用多結晶シリコン膜５ａをマ
スクにしてセルフアライメント方式により、ゲート酸化
シリコン膜４を選択工、ソチングし、ついでソース用Ｎ
＋型層６およびドレイン用Ｎ４゛型層７を形成すると同
時に、多結晶シリコン膜５ａ、５ｂＫ不純物を拡散して
低抵抗体のものにする。第２図にその平面図を、第３図
に第２図のＡＡ’矢視断面図を示す。同図に示すように
、基板バイアスＶＢＢ端子用オーミνり接続体としての
多結晶シリコン膜５ｂの形状は、ウェーハ１におけるス
クライブ領域８の一部およびフィールド酸化シリコン膜
２上の一部に設け、フィールド酸化シリコン膜２上では
、パッド電極を形成するためにやや広い面積をもって形
成している。
（つ） 全面にリンシリケートガラス（ＰＳＧ）１％９
を形成したのち、これにコンタクト窓を形成する。
を形成したのち、これにコンタクト窓を形成する。
ついでアルミニウム真空蒸着とフォトエツチング技術を
用いて、ドレイン電極Ｄ、ソース電極Ｓそれに基板バイ
アス用パッド電極Ｃを形成する。ついで、ＣＶＤ法管に
より形成する酸化シ１１コン膜等の表面保護膜を形成し
、この表面保護膜１０を選択除去してパッド電極Ｃ等の
ポンディングパッド電極表面を露出させる。この場合、
スクライブ領域における表面保護膜１０をも取り除き、
その領域におけるＮ＋型層８表面および多結晶シリコン
膜５ｂ表面を露出する（第４図）。
用いて、ドレイン電極Ｄ、ソース電極Ｓそれに基板バイ
アス用パッド電極Ｃを形成する。ついで、ＣＶＤ法管に
より形成する酸化シ１１コン膜等の表面保護膜を形成し
、この表面保護膜１０を選択除去してパッド電極Ｃ等の
ポンディングパッド電極表面を露出させる。この場合、
スクライブ領域における表面保護膜１０をも取り除き、
その領域におけるＮ＋型層８表面および多結晶シリコン
膜５ｂ表面を露出する（第４図）。
に）表面保護膜ＩＯをマスクとしてシリコンウェー・・
１におけるスクライブ領域に高濃度のボロン不純物１１
をイオン打ち込みし、スクライブ領域におけるＮ＋型層
８を反転させてＰ＋型層］、 ］、 ａとすると共に多
結晶シリコンＪＩＫ ５ ｂを極めて低抵抗なものに化
成する（第５図）。このボロン・イオン打ち込みにより
、スクライブ領域がＰ４型層１１ａを有するものＶｃｆ
Ｌす、基板バイアス用多結晶シ１１コン膜５ｂと良好な
オーミック接触おｊ：び接続が行なわれる◎ 他の実施例では、第７図の様ベレ、７ト周辺にポリシリ
コンを残しソース・ドレン拡散６，７を形成する場合に
も不純物拡散を防止する構造とし第８図に断面構造を示
す。拡散終了後にスクライブ領域のみ除去する。眉間絶
縁膜２をＣＶＤ法などにより被着し、真空蒸着法などに
よるアルミ層を蒸着し、第９図Ｃに示す如く、基板と直
接接続するＯ アルミ層とＰ形基板とはオーミ、、り接続となり、基板
電位をチップ上面より取り出すことが可能となる。
１におけるスクライブ領域に高濃度のボロン不純物１１
をイオン打ち込みし、スクライブ領域におけるＮ＋型層
８を反転させてＰ＋型層］、 ］、 ａとすると共に多
結晶シリコンＪＩＫ ５ ｂを極めて低抵抗なものに化
成する（第５図）。このボロン・イオン打ち込みにより
、スクライブ領域がＰ４型層１１ａを有するものＶｃｆ
Ｌす、基板バイアス用多結晶シ１１コン膜５ｂと良好な
オーミック接触おｊ：び接続が行なわれる◎ 他の実施例では、第７図の様ベレ、７ト周辺にポリシリ
コンを残しソース・ドレン拡散６，７を形成する場合に
も不純物拡散を防止する構造とし第８図に断面構造を示
す。拡散終了後にスクライブ領域のみ除去する。眉間絶
縁膜２をＣＶＤ法などにより被着し、真空蒸着法などに
よるアルミ層を蒸着し、第９図Ｃに示す如く、基板と直
接接続するＯ アルミ層とＰ形基板とはオーミ、、り接続となり、基板
電位をチップ上面より取り出すことが可能となる。
０） シリコンウェーハ１におけるスクライプ領域に傷
をつけて分割し、本発明にかかるＮチャンネルシリコン
ゲート形ＭＯ８）ランジスタラ得ル（第６図）。
をつけて分割し、本発明にかかるＮチャンネルシリコン
ゲート形ＭＯ８）ランジスタラ得ル（第６図）。
なお、上述した本発明にかかる実施例の他に、モリブデ
ン％ タングステン等の不融解金属（リフラクトリ−メ
タル）もしくはアルミニウム等をゲート電極材料とし、
ナイトライド、アルミナ等をゲー ト絶縁膜材料とする
ＭＩＳトランジスタもしくはＭＩＳＩＣ，ＬＳＩ等の種
々の態様のＭＩ８半導体装置およびその製法に適用でき
るものである。
ン％ タングステン等の不融解金属（リフラクトリ−メ
タル）もしくはアルミニウム等をゲート電極材料とし、
ナイトライド、アルミナ等をゲー ト絶縁膜材料とする
ＭＩＳトランジスタもしくはＭＩＳＩＣ，ＬＳＩ等の種
々の態様のＭＩ８半導体装置およびその製法に適用でき
るものである。
本発明にかかるＮチャンネルシリコンゲート形ＭＯＳト
ランジスタ等のＭＩＳ半導体装置およびその製法は、半
導体基板忙主体素子であるＭＩＳ素子を形成する製造プ
ロセスを用いて、基板バイアスＶＢＢ端子（パッド電極
、）を基板上面から取り出すことができる。そのため、
本発明にかかるＭＩＳ半導体装置は、その実装において
、セラミックパッケージ等のパッケージに基板バイアス
鴇８端子用導電体配線を設ける必要がなく、廉価なパッ
ケージを用いることができるために、大幅に原価を低減
することができる。
ランジスタ等のＭＩＳ半導体装置およびその製法は、半
導体基板忙主体素子であるＭＩＳ素子を形成する製造プ
ロセスを用いて、基板バイアスＶＢＢ端子（パッド電極
、）を基板上面から取り出すことができる。そのため、
本発明にかかるＭＩＳ半導体装置は、その実装において
、セラミックパッケージ等のパッケージに基板バイアス
鴇８端子用導電体配線を設ける必要がなく、廉価なパッ
ケージを用いることができるために、大幅に原価を低減
することができる。
第１図並びに第３図〜第６図は、本発明の−・実施例で
あるＮチャンネルシリコンゲート型ＭＯＳトランジスタ
およびその製法を示す半導体装置の断面図、第２図は、
第３図における平面図、第７図は本発明の他の実施例に
よる半導体装置の平面図、第８及び９図は本発明の他の
実施例ＶＣおける半導体装置の断面図である。 ｌ・・・Ｐｉシリコンウェー７１（基板）、２・・・フ
ィールド酸化シリコン膜、３・・・チャンネルストヅノ
く一用Ｐ＋型層、４，４ａ・・・ゲート酸化シ１１コン
膜。 ５・・多結晶シリコン膜、５ａ・・・ゲート電極、５ｂ
・・・基板バイアスｖＢＢ端子用多結晶シＩＪコン膜、
６・・・７−ス、７・・・ドレイン、８・・・Ｎ＋型層
、９・・・絶縁膜、１０・・・表面保膜膜、１１・・・
ボロン不純物・１１ａ・・・Ｐ４ 型層、Ｃ・・・基板
ノ（イアスｖＩＩＢ用）く・ンド電極、Ｄ・・・ドレイ
ン電極、Ｓ・・・ソース電極。 −）
あるＮチャンネルシリコンゲート型ＭＯＳトランジスタ
およびその製法を示す半導体装置の断面図、第２図は、
第３図における平面図、第７図は本発明の他の実施例に
よる半導体装置の平面図、第８及び９図は本発明の他の
実施例ＶＣおける半導体装置の断面図である。 ｌ・・・Ｐｉシリコンウェー７１（基板）、２・・・フ
ィールド酸化シリコン膜、３・・・チャンネルストヅノ
く一用Ｐ＋型層、４，４ａ・・・ゲート酸化シ１１コン
膜。 ５・・多結晶シリコン膜、５ａ・・・ゲート電極、５ｂ
・・・基板バイアスｖＢＢ端子用多結晶シＩＪコン膜、
６・・・７−ス、７・・・ドレイン、８・・・Ｎ＋型層
、９・・・絶縁膜、１０・・・表面保膜膜、１１・・・
ボロン不純物・１１ａ・・・Ｐ４ 型層、Ｃ・・・基板
ノ（イアスｖＩＩＢ用）く・ンド電極、Ｄ・・・ドレイ
ン電極、Ｓ・・・ソース電極。 −）
Claims (1)
- 【特許請求の範囲】 １、半導体基板表面のＭＩ８半導体素子が形成されるべ
き素子形成領域と前記半導体基板表面の周辺領域とを除
いて前記半導体基板表面を酸化させることによってフィ
ールド絶縁膜を形成する工程と、前記半導体基板の全表
面を覆って導電層を形成した後、前記素子形成領域にお
いてゲート電極パターンを形成すると同時に、前記周辺
領域およびこれと隣接するフィールド絶縁膜部において
前記周辺領域から前記フィールド絶縁膜に延在し、かつ
・前記半導体基板の周辺に沿って延在づるように基板バ
イアス電極ｍ≧４パターンを形成する工程と、前記周辺
領域において前記半導体基板表面にオーミ、、り接続さ
れ、かつ、前記基板バイアス電極パターンの導体層に電
気的接続された金Ｒ電極を形成する工程とからなること
を特徴とするＭＩＳ半導体装置の製法。 ２、前記ゲート電極パターンおよび前記基板バイアス電
極パターンを構成する導電層は多結晶シリコンからなり
、前記金属層はアルミニウムからなることを特徴とする
特許請求の範囲第１項記載のＭＩ８半導体装置の製法。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP58153278A JPS5980971A (ja) | 1983-08-24 | 1983-08-24 | Ｍｉｓ半導体装置の製法 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP58153278A JPS5980971A (ja) | 1983-08-24 | 1983-08-24 | Ｍｉｓ半導体装置の製法 |
Related Parent Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP10057276A Division JPS5326585A (en) | 1976-08-25 | 1976-08-25 | Production of mis semiconductor device |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPS5980971A true JPS5980971A (ja) | 1984-05-10 |
Family
ID=15558969
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP58153278A Pending JPS5980971A (ja) | 1983-08-24 | 1983-08-24 | Ｍｉｓ半導体装置の製法 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS5980971A (ja) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| CN108459009A (zh) * | 2018-05-07 | 2018-08-28 | 广西师范大学 | 一种用表面增强拉曼光谱测定磷酸根的方法 |
Citations (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS4834359A (ja) * | 1971-09-06 | 1973-05-18 |
-
1983
- 1983-08-24 JP JP58153278A patent/JPS5980971A/ja active Pending
Patent Citations (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS4834359A (ja) * | 1971-09-06 | 1973-05-18 |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| CN108459009A (zh) * | 2018-05-07 | 2018-08-28 | 广西师范大学 | 一种用表面增强拉曼光谱测定磷酸根的方法 |
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