JPS5952848A - 半導体装置の製造方法 - Google Patents
半導体装置の製造方法Info
- Publication number
- JPS5952848A JPS5952848A JP57165522A JP16552282A JPS5952848A JP S5952848 A JPS5952848 A JP S5952848A JP 57165522 A JP57165522 A JP 57165522A JP 16552282 A JP16552282 A JP 16552282A JP S5952848 A JPS5952848 A JP S5952848A
- Authority
- JP
- Japan
- Prior art keywords
- thin film
- etching
- film
- manufacturing
- stepped portion
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Pending
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Classifications
-
- H—ELECTRICITY
- H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
- H10W—GENERIC PACKAGES, INTERCONNECTIONS, CONNECTORS OR OTHER CONSTRUCTIONAL DETAILS OF DEVICES COVERED BY CLASS H10
- H10W10/00—Isolation regions in semiconductor bodies between components of integrated devices
- H10W10/01—Manufacture or treatment
- H10W10/011—Manufacture or treatment of isolation regions comprising dielectric materials
- H10W10/014—Manufacture or treatment of isolation regions comprising dielectric materials using trench refilling with dielectric materials, e.g. shallow trench isolations
- H10W10/0145—Manufacture or treatment of isolation regions comprising dielectric materials using trench refilling with dielectric materials, e.g. shallow trench isolations of trenches having shapes other than rectangular or V-shape
-
- H—ELECTRICITY
- H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
- H10W—GENERIC PACKAGES, INTERCONNECTIONS, CONNECTORS OR OTHER CONSTRUCTIONAL DETAILS OF DEVICES COVERED BY CLASS H10
- H10W10/00—Isolation regions in semiconductor bodies between components of integrated devices
- H10W10/10—Isolation regions comprising dielectric materials
- H10W10/17—Isolation regions comprising dielectric materials formed using trench refilling with dielectric materials, e.g. shallow trench isolations
Landscapes
- Drying Of Semiconductors (AREA)
- Element Separation (AREA)
- Internal Circuitry In Semiconductor Integrated Circuit Devices (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
この発明は、半棉体装檻の製造方法に関するものである
。
。
集積回路においては、ま１゛ます高集積化の要求が厳し
く、パターンの微細化が進んでいる。そして段差部での
微細パターンの形成は特に困難であシ、そのため素子の
平坦化が重要な問題となっている。しかしながら従来広
く量産技術として使われてきた選択酸化法による素子分
離法ではバードビークの亮さだけ、又写真製版による配
線の作製法では配＃ｉ！利和のＪ９さたけ段差が形成さ
れてし２甘い、その段差の上に微細パターンを形成する
ことは困難であった。
く、パターンの微細化が進んでいる。そして段差部での
微細パターンの形成は特に困難であシ、そのため素子の
平坦化が重要な問題となっている。しかしながら従来広
く量産技術として使われてきた選択酸化法による素子分
離法ではバードビークの亮さだけ、又写真製版による配
線の作製法では配＃ｉ！利和のＪ９さたけ段差が形成さ
れてし２甘い、その段差の上に微細パターンを形成する
ことは困難であった。
この発明は下地基板上に配線又は素子分離領域を作製す
る工程において微細化が可能であシ、かつ仕上り表面か
平坦化された形状となる半導体装置の製造方法を提供す
ることを目的としている。
る工程において微細化が可能であシ、かつ仕上り表面か
平坦化された形状となる半導体装置の製造方法を提供す
ることを目的としている。
ｖ下、本発明の実施例を第１図ないし第７図に基づいて
訝明する。
訝明する。
〔実施例１〕
配線又は素子分離領域を形成するに際し、第１図に示し
だように、／リコン・ウェハ等の下地基板（１）上に所
定パターンの第１の薄膜（２）を形成し、さらにその上
に段差部に内部応力が集中する第２の薄膜（３）を形成
した後、上記第２の薄膜（３）の段差部のみ加速的にエ
ツチングが進行するエツチング方法にて第２図に示すよ
うに、段差部の外側の下地基板（１）に溝（４）を形成
する。
だように、／リコン・ウェハ等の下地基板（１）上に所
定パターンの第１の薄膜（２）を形成し、さらにその上
に段差部に内部応力が集中する第２の薄膜（３）を形成
した後、上記第２の薄膜（３）の段差部のみ加速的にエ
ツチングが進行するエツチング方法にて第２図に示すよ
うに、段差部の外側の下地基板（１）に溝（４）を形成
する。
具体例としては、下地基板（１）としてシリコン基板、
第１の薄膜（２）として窒化シリコン膜、第２の薄膜（
３）として多結晶シリコン膜上にモリブデン・シリサイ
ド膜を形成した二層膜を使用した賜金は、エツチング方
法としてＣＦ４＋０２プラズマＶＣよる晴方性エツヂン
グを使用すれはよい。
第１の薄膜（２）として窒化シリコン膜、第２の薄膜（
３）として多結晶シリコン膜上にモリブデン・シリサイ
ド膜を形成した二層膜を使用した賜金は、エツチング方
法としてＣＦ４＋０２プラズマＶＣよる晴方性エツヂン
グを使用すれはよい。
そして上記溝（４）を形成した後、第２の薄膜（３）を
除去して第３図に示す拾遺とする。なお第２の薄膜（３
）を除去する除に下地基板（１）をエツチングしてし１
わないよう、下地基板（１）上に酸化シリコン膜を３０
０Ａ 株度形成した後、第２の薄膜（３）を形成しでお
くことか望ましい。
除去して第３図に示す拾遺とする。なお第２の薄膜（３
）を除去する除に下地基板（１）をエツチングしてし１
わないよう、下地基板（１）上に酸化シリコン膜を３０
０Ａ 株度形成した後、第２の薄膜（３）を形成しでお
くことか望ましい。
また第２の薄膜（３）を除去した後、第４区：に示した
ように、全面にスパッタ法等によＦ）素子分離相別であ
る酸化シリコンからなる第３のれ９膜（５）をＪ形成し
、全面等方性エツチングを行なえば、第５しｌに示す如
く、溝（４）のみに酸化シリコン肌が残る。
ように、全面にスパッタ法等によＦ）素子分離相別であ
る酸化シリコンからなる第３のれ９膜（５）をＪ形成し
、全面等方性エツチングを行なえば、第５しｌに示す如
く、溝（４）のみに酸化シリコン肌が残る。
そして第１の薄膜（２）を除去すれば、第６図に示した
ように、平坦な表面をもった素子分離領域（６）が形成
できる。
ように、平坦な表面をもった素子分離領域（６）が形成
できる。
〔実施例２〕
上記実施例１においては第４図の段階にて第３の薄膜（
５）を形成する際にスパッタ法等を使用したが、これに
代えてＣＶＤ法等の段差部の被接効率のよい成膜法を使
用し、またその第３の薄膜（５）を全面エツチングする
際に等方性エツチングに代えてＣＦ４＋ ８２プラズマ
等によシ異方性エッナングを行えば、第７図に示すよう
に段差部をテーパーを持った構造にすることも可能であ
る。
５）を形成する際にスパッタ法等を使用したが、これに
代えてＣＶＤ法等の段差部の被接効率のよい成膜法を使
用し、またその第３の薄膜（５）を全面エツチングする
際に等方性エツチングに代えてＣＦ４＋ ８２プラズマ
等によシ異方性エッナングを行えば、第７図に示すよう
に段差部をテーパーを持った構造にすることも可能であ
る。
なお上記２つの実施例においては、第３の薄膜（５）と
して酸化シリコン膜を例とした場合について述べたか、
配線工程の場合は、第３の薄膜（５）としてアルミニウ
ム等を使用すれはよい。また、構成材料、エツチング方
法も上記２つの実施例に限定されるものではなく、段差
部において加速的にエツチングが進行する現象を利用し
て下地基板の段差部の外側に溝を形成し、その溝に配線
相別又は素子分離相別を充填することができる方法であ
れけよい。
して酸化シリコン膜を例とした場合について述べたか、
配線工程の場合は、第３の薄膜（５）としてアルミニウ
ム等を使用すれはよい。また、構成材料、エツチング方
法も上記２つの実施例に限定されるものではなく、段差
部において加速的にエツチングが進行する現象を利用し
て下地基板の段差部の外側に溝を形成し、その溝に配線
相別又は素子分離相別を充填することができる方法であ
れけよい。
以十のように、本発明に係る半得体装勤の製造方法によ
れば、下地基板及びその上に形成場れだ第１の瀞膜を第
２の′Ｉｌ膜によシ第１の薄膜の一部で段差部ができる
よう被接し、この段差部のエツチングが他の部分よシ速
く進行するエツチングを第２の薄膜に施して下地基板の
第１の薄膜の端部の外側に溝を形成し、該溝に配線桐料
又は素子分離相別を充填した後、これらを全面等方性エ
ツチング又は異方性エツチングによりエツチングするよ
うにしだので、配線及び素子分１１ｆｉｉ領域を、その
表面を一＋ｉ坦状態にして、又は段差部かテーパーをも
った状態にして形成することがＥｌ能となり、そのパタ
ーン巾もサブミクロンの領域で精度よく形成することが
できる効果がある。
れば、下地基板及びその上に形成場れだ第１の瀞膜を第
２の′Ｉｌ膜によシ第１の薄膜の一部で段差部ができる
よう被接し、この段差部のエツチングが他の部分よシ速
く進行するエツチングを第２の薄膜に施して下地基板の
第１の薄膜の端部の外側に溝を形成し、該溝に配線桐料
又は素子分離相別を充填した後、これらを全面等方性エ
ツチング又は異方性エツチングによりエツチングするよ
うにしだので、配線及び素子分１１ｆｉｉ領域を、その
表面を一＋ｉ坦状態にして、又は段差部かテーパーをも
った状態にして形成することがＥｌ能となり、そのパタ
ーン巾もサブミクロンの領域で精度よく形成することが
できる効果がある。
４ 図面の伍ｊ年な粘°、明
第１図ないし第６図はこの発明の一抜施例による半導体
装１にの製造法を説明するための［すｌ面図、第７図は
この発明の他の実施例を詣、明するための断面図である
。
装１にの製造法を説明するための［すｌ面図、第７図は
この発明の他の実施例を詣、明するための断面図である
。
（１）・・・下地基板、（２）・・・パターンか形成さ
れた第１の満膜、（３）・・・段差部に内部応力が集中
する第２の薄膜、（４）・・・段差部に形成されたγ１
ヴ、（５）・・・配線月利又は素子分Ｃ’ｌｌｔセ料か
らなる第３の拗膜、（６）・・・配線又は素子力ＰＪｉ
＆領域、（７）・・・段差部に形成゛ε（７また配線又
は素子分離領域。
れた第１の満膜、（３）・・・段差部に内部応力が集中
する第２の薄膜、（４）・・・段差部に形成されたγ１
ヴ、（５）・・・配線月利又は素子分Ｃ’ｌｌｔセ料か
らなる第３の拗膜、（６）・・・配線又は素子力ＰＪｉ
＆領域、（７）・・・段差部に形成゛ε（７また配線又
は素子分離領域。
なお、図中同一符号はそわそれ同一まだは相当部分を示
す。
す。
代 理 人 見 野 信 −を正１図
第４図
Claims (5)
- （１） 下地基板及びその上に形成された第１の薄膜
を該薄膜の端部で段差部ができるよう第２の薄膜で被覆
する第１の工程と、段差部のエツチングが他の部分より
速く進行するエツチングを上記第２の薄膜に施こして上
記下地基板の上記第１の薄膜の端部の外側に溝を形成す
る第２の工程と、上記第２の薄膜を除去した後上記第１
の薄膜及び下地基板を配線月料又は素子分肉１１月１か
らなる第３の薄膜で被覆する第３の工程と、」二記第３
の薄膜を全面等方性エツチング又は異方性エツチングに
よシエッチングする第４の工程とを備えだことを特徴と
する半導体装置の製造方法。 - （２）上記第１の工程で用いる第２の薄膜を、スパッタ
法又はプラズマＣＶＤ法により形成しその段差部に内部
応力が集中する性質を有するものとしたことを特徴とす
る特許請求の範囲第１項記載の半導体装置の製造方法。 - （３） 上記第１の工程で用いる第２の薄膜を、プラ
ズマＣＶＤ法により形成されるシリコン窒化膜としたこ
とを特徴とする特許請求の範囲第１項記載の半導体装置
の製造方法。 - （４）上記第１の工程で用いる第２の細膜を、スパッタ
法により形成されるモリブデン・シリサイド膜としたこ
とを特徴とする特許請求の範囲第１項記載の半導体装置
の製造方法７、 - （５）上記第１の工程で用いる第２の薄膜を、多結晶シ
リコン膜とこの上に形成されるモリブデン・シリサイド
膜とからなる二層膜としたことを特徴とする特許請求の
範囲第１現記載の半晦体装随の製造方法。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP57165522A JPS5952848A (ja) | 1982-09-20 | 1982-09-20 | 半導体装置の製造方法 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP57165522A JPS5952848A (ja) | 1982-09-20 | 1982-09-20 | 半導体装置の製造方法 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPS5952848A true JPS5952848A (ja) | 1984-03-27 |
Family
ID=15813984
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP57165522A Pending JPS5952848A (ja) | 1982-09-20 | 1982-09-20 | 半導体装置の製造方法 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS5952848A (ja) |
Citations (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS5444481A (en) * | 1977-09-14 | 1979-04-07 | Matsushita Electric Ind Co Ltd | Mos type semiconductor device and its manufacture |
| JPS55130140A (en) * | 1979-03-30 | 1980-10-08 | Toshiba Corp | Fabricating method of semiconductor device |
| JPS5669833A (en) * | 1979-11-09 | 1981-06-11 | Toshiba Corp | Fine processing method of thin film |
-
1982
- 1982-09-20 JP JP57165522A patent/JPS5952848A/ja active Pending
Patent Citations (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS5444481A (en) * | 1977-09-14 | 1979-04-07 | Matsushita Electric Ind Co Ltd | Mos type semiconductor device and its manufacture |
| JPS55130140A (en) * | 1979-03-30 | 1980-10-08 | Toshiba Corp | Fabricating method of semiconductor device |
| JPS5669833A (en) * | 1979-11-09 | 1981-06-11 | Toshiba Corp | Fine processing method of thin film |
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