JPS5952880A - Ｍｎｏｓ型記憶装置 - Google Patents
Ｍｎｏｓ型記憶装置Info
- Publication number
- JPS5952880A JPS5952880A JP57164665A JP16466582A JPS5952880A JP S5952880 A JPS5952880 A JP S5952880A JP 57164665 A JP57164665 A JP 57164665A JP 16466582 A JP16466582 A JP 16466582A JP S5952880 A JPS5952880 A JP S5952880A
- Authority
- JP
- Japan
- Prior art keywords
- silicon nitride
- nitride film
- mno8
- type
- memory device
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Granted
Links
Classifications
-
- H—ELECTRICITY
- H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
- H10D—INORGANIC ELECTRIC SEMICONDUCTOR DEVICES
- H10D30/00—Field-effect transistors [FET]
- H10D30/60—Insulated-gate field-effect transistors [IGFET]
- H10D30/69—IGFETs having charge trapping gate insulators, e.g. MNOS transistors
Landscapes
- Non-Volatile Memory (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
産業上の利用分野
本発明は書き込み消去時の耐圧の向上を可能としたＭＮ
Ｏ８型記憶装置の構造に関する。
Ｏ８型記憶装置の構造に関する。
従来例の構成とその問題点
不揮発生記憶装置として代表的なＭＮＯＳ（金属−窒化
物一酸化物一半導体）構造メモリの動作原理は金属ゲー
ト電極一基板半導体間に大きな電圧（’２０Ｖ〜３０Ｖ
程度）を印加し、二酸化シリコン膜と窒化シリコン膜の
界面付近まだはその近傍の窒化シリコン膜内にあるトラ
ップ準位に、半導体側から電気的な電荷の注入、蓄積を
行ない、トランジスタのしきい値電圧を変化させて情報
を記憶させるものである。
物一酸化物一半導体）構造メモリの動作原理は金属ゲー
ト電極一基板半導体間に大きな電圧（’２０Ｖ〜３０Ｖ
程度）を印加し、二酸化シリコン膜と窒化シリコン膜の
界面付近まだはその近傍の窒化シリコン膜内にあるトラ
ップ準位に、半導体側から電気的な電荷の注入、蓄積を
行ない、トランジスタのしきい値電圧を変化させて情報
を記憶させるものである。
第１図に従来のＮチャネルＭＮＯ５型不揮発性記憶装置
の断面構造の一例を示す０１はＰ型半導体基板であり、
２はＮ型選択拡散領域であり、一対でソースおよびドレ
イン領域と呼ばれる。また３は薄い二酸化シリコン膜（
膜厚２０人程度）、４は窒化シリコン膜（膜厚３００人
〜５００人程程度、６は高電導度多結晶性シリコン膜で
ゲート電極である。このように構成された従来のＭＮＯ
８型不揮発性記憶装置ではソース領域およびドレイン領
域２間にはさまれたチャネル領域に接して対向する部分
全体に極薄の二酸化シリコン膜３が広がっており、さら
にこの極薄二酸化シリコン膜３に接して、上部に２０Ｖ
〜３０ｖの電圧で十分書き込み、消去を行なうことがで
きるように比較的薄く窒化シリコン膜４を一様な厚さに
形成している。したがって従来のＭＮＯ８型不揮発性記
憶装置において、情報書き込み時ゲートをＯ−Ｖとし、
ドレインに２０Ｖ〜３０Ｖの大電圧を印加した際に、ゲ
ート電極−ドレイン間の電界がドレイン−基板間の電界
に大きく影響を与え、ドレイン領域近傍のチャネル領域
で電界集中が起こり、ドレイン−基板間にブレークダウ
ンを生じたり、その領域上の極薄の二酸化シリコン膜部
分が破壊しやすいという欠点を有してお９、回路設計上
の一つの障害となっていた。
の断面構造の一例を示す０１はＰ型半導体基板であり、
２はＮ型選択拡散領域であり、一対でソースおよびドレ
イン領域と呼ばれる。また３は薄い二酸化シリコン膜（
膜厚２０人程度）、４は窒化シリコン膜（膜厚３００人
〜５００人程程度、６は高電導度多結晶性シリコン膜で
ゲート電極である。このように構成された従来のＭＮＯ
８型不揮発性記憶装置ではソース領域およびドレイン領
域２間にはさまれたチャネル領域に接して対向する部分
全体に極薄の二酸化シリコン膜３が広がっており、さら
にこの極薄二酸化シリコン膜３に接して、上部に２０Ｖ
〜３０ｖの電圧で十分書き込み、消去を行なうことがで
きるように比較的薄く窒化シリコン膜４を一様な厚さに
形成している。したがって従来のＭＮＯ８型不揮発性記
憶装置において、情報書き込み時ゲートをＯ−Ｖとし、
ドレインに２０Ｖ〜３０Ｖの大電圧を印加した際に、ゲ
ート電極−ドレイン間の電界がドレイン−基板間の電界
に大きく影響を与え、ドレイン領域近傍のチャネル領域
で電界集中が起こり、ドレイン−基板間にブレークダウ
ンを生じたり、その領域上の極薄の二酸化シリコン膜部
分が破壊しやすいという欠点を有してお９、回路設計上
の一つの障害となっていた。
発明の目的
本発明は上記欠点を除去し、ＭＮＯ３型不揮発性記憶装
置の耐圧向上を目的としたもので、上記目的を達成する
構造を提供するものである。
置の耐圧向上を目的としたもので、上記目的を達成する
構造を提供するものである。
発明の構成
本発明はＭＮＯ８型不揮発性記憶装置のゲート−ドレイ
ン部に大電圧印加時、電界がドレイン領域近傍に集中す
るのを避ける構造としたもので、第２図に示す断面図の
ように、一様な厚さの極薄の二酸化シリコン膜上に設け
る窒化シリコン膜をソース領域およびドレイン領域２間
にはさまれたチャネル領域の長手方向中央部６で薄く、
両端側で厚くなしたものであり、その厚い窒化シリコン
膜層の膜厚を従来のＭＮＯ３型不揮発性記憶装置に用い
られる均一厚さの窒化シリコン膜よシ約３０００人〜６
０００人厚い構造として、耐圧特性向上を実現すること
ができたのである。
ン部に大電圧印加時、電界がドレイン領域近傍に集中す
るのを避ける構造としたもので、第２図に示す断面図の
ように、一様な厚さの極薄の二酸化シリコン膜上に設け
る窒化シリコン膜をソース領域およびドレイン領域２間
にはさまれたチャネル領域の長手方向中央部６で薄く、
両端側で厚くなしたものであり、その厚い窒化シリコン
膜層の膜厚を従来のＭＮＯ３型不揮発性記憶装置に用い
られる均一厚さの窒化シリコン膜よシ約３０００人〜６
０００人厚い構造として、耐圧特性向上を実現すること
ができたのである。
実施例の説明
以下、本発明を実施例をもちいて詳細に説明する。第３
図は本発明の構造を実現する製造方法の一例を断面図で
工程順に示している。まず、同第３図ａに示すように、
Ｐ型半導体基板１上に熱酸化法により極めて薄い二酸化
シリコン膜層３（膜厚２０人程度）を形成し続いてｃｖ
ｎ法により窒化シリコン膜層４（膜厚８００人〜１００
０人程程度を形成する。次に同第３図すに示すように、
後の工程で形成するソース領域およびドレイン領域２間
にはさまれるソース、ドレイン両領域から独立した中央
部に対向する窒化シリコン膜部分６のみを、例えばチャ
ネル長手方向の長さが４μｍになるようにマスク８を利
用し、通常のフォトエツチング法によシ、３００人〜５
００人程程度択除去し、この部分での窒化シリコン膜層
４の膜厚を従来構造のＭＮＯ８型不揮発性記憶装置にお
ける窒化シリコン膜層の膜厚と同程度の約３００人〜５
００人とする。さらに同第３図Ｃに示すように電極材料
となる例えば多結晶性シリコン膜層６をＣＶＤ法によシ
形成する。次いで同第３図ｄに示すように前記フォトエ
ツチングを実施した薄い窒化シリコン膜部分６を含み、
この両側にチャネル長手方向へ例えば各々２μｍだけ長
さを増しだ領域にゲートを形成させるべく、多結晶シリ
コン膜層５、窒化シリコン膜層４および二酸化シリコン
膜層３を通常のフォトエツチング法によシ除去する。そ
の後、例えばイオン注入法によりＰ型半導体基板１と反
対導電型であるＮ型のソース領域およびドレイン領域２
を形成することによシ、同第３図ｄに示すごときＭＮＯ
８型不揮発性記憶装置すなわち、第２図と同形構造を得
ることができる。
図は本発明の構造を実現する製造方法の一例を断面図で
工程順に示している。まず、同第３図ａに示すように、
Ｐ型半導体基板１上に熱酸化法により極めて薄い二酸化
シリコン膜層３（膜厚２０人程度）を形成し続いてｃｖ
ｎ法により窒化シリコン膜層４（膜厚８００人〜１００
０人程程度を形成する。次に同第３図すに示すように、
後の工程で形成するソース領域およびドレイン領域２間
にはさまれるソース、ドレイン両領域から独立した中央
部に対向する窒化シリコン膜部分６のみを、例えばチャ
ネル長手方向の長さが４μｍになるようにマスク８を利
用し、通常のフォトエツチング法によシ、３００人〜５
００人程程度択除去し、この部分での窒化シリコン膜層
４の膜厚を従来構造のＭＮＯ８型不揮発性記憶装置にお
ける窒化シリコン膜層の膜厚と同程度の約３００人〜５
００人とする。さらに同第３図Ｃに示すように電極材料
となる例えば多結晶性シリコン膜層６をＣＶＤ法によシ
形成する。次いで同第３図ｄに示すように前記フォトエ
ツチングを実施した薄い窒化シリコン膜部分６を含み、
この両側にチャネル長手方向へ例えば各々２μｍだけ長
さを増しだ領域にゲートを形成させるべく、多結晶シリ
コン膜層５、窒化シリコン膜層４および二酸化シリコン
膜層３を通常のフォトエツチング法によシ除去する。そ
の後、例えばイオン注入法によりＰ型半導体基板１と反
対導電型であるＮ型のソース領域およびドレイン領域２
を形成することによシ、同第３図ｄに示すごときＭＮＯ
８型不揮発性記憶装置すなわち、第２図と同形構造を得
ることができる。
以上のごとくして得られたＭ、ＮＯ８型不揮発性記憶装
置は従来のゲート電極下の窒化シリコン膜が約３００人
〜５００人とゲートの全領域にわたシ一様に薄くなって
いる構造に比べ、ゲート電極下の窒化シリコン膜層のソ
ース領域およびドレイン領域近傍のチャネル領域に対向
する窒化シリコン膜部分の膜厚を約８００人〜１０００
人と厚く形成しているためゲート電極−ドレイ／間の電
界が小さくなシ、ドレイン近傍のチャネル領域での電界
集中を緩和させることができ、ＭＮＯ８型不揮発性記憶
装置のドレイン耐圧を、従来構造の１６Ｖ〜２０Ｖから
、２６１以上に向上させることが可能となった。
置は従来のゲート電極下の窒化シリコン膜が約３００人
〜５００人とゲートの全領域にわたシ一様に薄くなって
いる構造に比べ、ゲート電極下の窒化シリコン膜層のソ
ース領域およびドレイン領域近傍のチャネル領域に対向
する窒化シリコン膜部分の膜厚を約８００人〜１０００
人と厚く形成しているためゲート電極−ドレイ／間の電
界が小さくなシ、ドレイン近傍のチャネル領域での電界
集中を緩和させることができ、ＭＮＯ８型不揮発性記憶
装置のドレイン耐圧を、従来構造の１６Ｖ〜２０Ｖから
、２６１以上に向上させることが可能となった。
第４図は本発明の構造における書き込み時および消去時
のしきい値電圧（ＶＴ ）の変化を説明するだめの図で
ある。図において、横軸はゲート電圧、縦軸はソース−
ドレイン間に流れる電流をとっている０９は書き込み時
におけるｖＧ−Ｖ昂曲線、１０は消去時におけるｖＧ■
曲線であり、各々の曲線と横軸との交点が、それぞれの
状態におけるしきい値電圧（Ｖｒ ）を示している。１
１は書き込み時と消去時におけるしきい値電圧の変化幅
（メモリー窓幅）である。本発明の構造はゲート電“極
下の窒化シリコン膜層の膜厚が部分的゛に異なるため中
央部の薄膜の窒化シリコン膜によるＭＮＯ８ゲート構造
をもつトランジスタと）その両側の厚膜の窒化シリコン
膜によるＭＮＯ８ゲート構造をもつトランジスタとが並
列に接続された構造となっている。したがって、中央の
ＭＮＯ８型トランジスタはその窒化シリコン膜の膜厚が
薄いため、ゲート電極に印加される同じ電圧に対し、そ
の両側の窒化シリコン膜の膜厚が厚いＭＮＯ８型トラン
ジスタより書き込み時および消去時におけるしきい値電
圧の変化幅（メモリー窓幅）が大きくなり、第４図ａに
示す中央のＭＮＯ８型トランジスタのメモリー窓幅の中
に同４図すに示す両側のＭＮＯ８型トランジスタのメモ
リー窓が完全に含まれることになり、本発明の装置全体
としては同４図Ｃに示すごとく、書き込み状態では中央
のＭＮＯ８型トランジスタのしきい値電圧が全体の導通
、非導通を支配し、消去状態では両側のＭＮＯ８型トラ
ンジスタのしきい値が全体の導通、非導通を支配するこ
とになる。
のしきい値電圧（ＶＴ ）の変化を説明するだめの図で
ある。図において、横軸はゲート電圧、縦軸はソース−
ドレイン間に流れる電流をとっている０９は書き込み時
におけるｖＧ−Ｖ昂曲線、１０は消去時におけるｖＧ■
曲線であり、各々の曲線と横軸との交点が、それぞれの
状態におけるしきい値電圧（Ｖｒ ）を示している。１
１は書き込み時と消去時におけるしきい値電圧の変化幅
（メモリー窓幅）である。本発明の構造はゲート電“極
下の窒化シリコン膜層の膜厚が部分的゛に異なるため中
央部の薄膜の窒化シリコン膜によるＭＮＯ８ゲート構造
をもつトランジスタと）その両側の厚膜の窒化シリコン
膜によるＭＮＯ８ゲート構造をもつトランジスタとが並
列に接続された構造となっている。したがって、中央の
ＭＮＯ８型トランジスタはその窒化シリコン膜の膜厚が
薄いため、ゲート電極に印加される同じ電圧に対し、そ
の両側の窒化シリコン膜の膜厚が厚いＭＮＯ８型トラン
ジスタより書き込み時および消去時におけるしきい値電
圧の変化幅（メモリー窓幅）が大きくなり、第４図ａに
示す中央のＭＮＯ８型トランジスタのメモリー窓幅の中
に同４図すに示す両側のＭＮＯ８型トランジスタのメモ
リー窓が完全に含まれることになり、本発明の装置全体
としては同４図Ｃに示すごとく、書き込み状態では中央
のＭＮＯ８型トランジスタのしきい値電圧が全体の導通
、非導通を支配し、消去状態では両側のＭＮＯ８型トラ
ンジスタのしきい値が全体の導通、非導通を支配するこ
とになる。
本実施例では多結晶性シリコンゲート壓のＭＮＯ８型不
揮発性記憶装置について説明したが、アルミゲート等地
のゲート電極を用いたＭＮＯ８型不揮発性記憶装置に適
用できることは言うまでもない。
揮発性記憶装置について説明したが、アルミゲート等地
のゲート電極を用いたＭＮＯ８型不揮発性記憶装置に適
用できることは言うまでもない。
発明の効果
以上のように本発明はＭＮＯ８型不揮発性記憶装置のソ
ース領域、ドレイン領域にはさまれたチャネル領域のソ
ース、ドレイン両領域から独立した中央部に対向する窒
化シリコン膜の膜厚を十分なメモリー窓幅が得られるよ
うに薄くし、かつ、中央部以外のチャネル領域に対向す
る窒化シリコン膜の膜厚を厚くすることにより、ＭＮＯ
８型不揮発性記憶装置の耐、圧を向上させることができ
、ＭＮＯ８型不揮発性記憶装置の高信頼性に大きく寄与
するものである。
ース領域、ドレイン領域にはさまれたチャネル領域のソ
ース、ドレイン両領域から独立した中央部に対向する窒
化シリコン膜の膜厚を十分なメモリー窓幅が得られるよ
うに薄くし、かつ、中央部以外のチャネル領域に対向す
る窒化シリコン膜の膜厚を厚くすることにより、ＭＮＯ
８型不揮発性記憶装置の耐、圧を向上させることができ
、ＭＮＯ８型不揮発性記憶装置の高信頼性に大きく寄与
するものである。
第１図は従来のＭＮＯ８型不揮発性記憶装置のは本発明
によるＭＮＯ８型不揮発性記憶装置の構消去時のしきい
値電圧（ｖＴ）の変化を示す特性図である。 １・・・・・Ｐ型半導体基板、２・・・・・Ｎ型拡散領
域（ソース領域およびドレイン領域）、３・・・・・・
二酸化シリコン膜、４・・・・・・窒化シリコン膜、５
・・・・・・多結晶性シリコン膜、６・・・・・薄膜の
窒化シリコン膜、７・・・・・・厚膜の窒化シリコン膜
、８・・・・・・マスク、９・・−・・書き込み時にお
けるｖＧ−Ｊち曲線、１ｏ・・・・・消去時におけるＶ
Ｇ−１３曲線、１１・・・・・メモリー窓幅。 代理人の氏名 弁理士 中 尾 敏 男 ほか１名３
によるＭＮＯ８型不揮発性記憶装置の構消去時のしきい
値電圧（ｖＴ）の変化を示す特性図である。 １・・・・・Ｐ型半導体基板、２・・・・・Ｎ型拡散領
域（ソース領域およびドレイン領域）、３・・・・・・
二酸化シリコン膜、４・・・・・・窒化シリコン膜、５
・・・・・・多結晶性シリコン膜、６・・・・・薄膜の
窒化シリコン膜、７・・・・・・厚膜の窒化シリコン膜
、８・・・・・・マスク、９・・−・・書き込み時にお
けるｖＧ−Ｊち曲線、１ｏ・・・・・消去時におけるＶ
Ｇ−１３曲線、１１・・・・・メモリー窓幅。 代理人の氏名 弁理士 中 尾 敏 男 ほか１名３
Claims (1)
- 半導体基板のソース領域とドレイン領域間のチャネル領
域に薄い二酸化シリコン膜を介して、前−記チャネル長
手方向の中央部で薄く、両端部で厚い窒化シリコン膜を
そなえ、前記窒化シリコン膜を覆って電極膜を被覆した
構造を有するＭＮＯ８型記憶装置。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP57164665A JPS5952880A (ja) | 1982-09-20 | 1982-09-20 | Ｍｎｏｓ型記憶装置 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP57164665A JPS5952880A (ja) | 1982-09-20 | 1982-09-20 | Ｍｎｏｓ型記憶装置 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPS5952880A true JPS5952880A (ja) | 1984-03-27 |
| JPH0352230B2 JPH0352230B2 (ja) | 1991-08-09 |
Family
ID=15797488
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP57164665A Granted JPS5952880A (ja) | 1982-09-20 | 1982-09-20 | Ｍｎｏｓ型記憶装置 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS5952880A (ja) |
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS61166077A (ja) * | 1985-01-17 | 1986-07-26 | Matsushita Electronics Corp | 半導体記憶装置 |
| JPS62109588U (ja) * | 1985-12-27 | 1987-07-13 |
-
1982
- 1982-09-20 JP JP57164665A patent/JPS5952880A/ja active Granted
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS61166077A (ja) * | 1985-01-17 | 1986-07-26 | Matsushita Electronics Corp | 半導体記憶装置 |
| JPS62109588U (ja) * | 1985-12-27 | 1987-07-13 |
Also Published As
| Publication number | Publication date |
|---|---|
| JPH0352230B2 (ja) | 1991-08-09 |
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