JPS595328A - クロツク切換回路 - Google Patents
クロツク切換回路Info
- Publication number
- JPS595328A JPS595328A JP57114832A JP11483282A JPS595328A JP S595328 A JPS595328 A JP S595328A JP 57114832 A JP57114832 A JP 57114832A JP 11483282 A JP11483282 A JP 11483282A JP S595328 A JPS595328 A JP S595328A
- Authority
- JP
- Japan
- Prior art keywords
- signal
- output
- clock
- gate
- flop
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Pending
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Classifications
-
- G—PHYSICS
- G06—COMPUTING OR CALCULATING; COUNTING
- G06F—ELECTRIC DIGITAL DATA PROCESSING
- G06F1/00—Details not covered by groups G06F3/00 - G06F13/00 and G06F21/00
- G06F1/26—Power supply means, e.g. regulation thereof
- G06F1/32—Means for saving power
Landscapes
- Engineering & Computer Science (AREA)
- Theoretical Computer Science (AREA)
- Physics & Mathematics (AREA)
- General Engineering & Computer Science (AREA)
- General Physics & Mathematics (AREA)
- Power Sources (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
本発明は、周波数の異なる二種類のクロック信号のいず
れかを、制御信号によって選択的に取り出すことが可能
なりロック切換回路に関する。
れかを、制御信号によって選択的に取り出すことが可能
なりロック切換回路に関する。
従来のマイクロコンピュータでは、低消費電力化のため
に、そのスタンバイ時には、クロック信号回路の電源入
力をオフする方式がとられていたしかし、この方式では
、クロック信号自体を止めてしまうため、正確なタイミ
ングの設定に難点がある。
に、そのスタンバイ時には、クロック信号回路の電源入
力をオフする方式がとられていたしかし、この方式では
、クロック信号自体を止めてしまうため、正確なタイミ
ングの設定に難点がある。
本発明は、この問題点を解消するため、たとえば、マイ
クロコンピュータのスタンバイ時においては、通常使用
時の高い周波数を低い周波数に切り換えて、低消費電力
化をはかり、且つ、通常使用時には、再び以ｍＪの高い
周波数に復帰させる機能を有するクロック切換回路を提
供するものである。
クロコンピュータのスタンバイ時においては、通常使用
時の高い周波数を低い周波数に切り換えて、低消費電力
化をはかり、且つ、通常使用時には、再び以ｍＪの高い
周波数に復帰させる機能を有するクロック切換回路を提
供するものである。
本発明の一実施例に係る構成例を第１図に示す。
同図において、１がＮＯＲゲート、２がＮＯＴゲート（
インバータ）、３，４．５が各フリップフロップ、６が
ＮＯＴゲート（インバータ）、７がＮＯＲゲート、８，
９がそれぞれＮＯＲゲート、１０がＡＮＤゲートであり
、１１．１２が２種のクロック信号入力端子、１３がコ
ン１−ロール信号入力端子、１４が出力端子である。第
１のクロック信号の入力端子１１とＡＮＤゲート１ｏの
出力側をそれぞれの入力接続とするＮＯＲゲート１の出
力側を、ＮＯＴゲート（インバータ）２を介して第１の
フリップフロップ（以下フリップフロップは単にＦＦと
略す）３のクロック入力端子（以下ａＸ端子と略す）に
入力接続する。第１のＦＦ３の真値出力端子Ｑと第２の
ＦＦ４のデータ入力端子り側を接続し、第２のＦＦ４の
ＧＫ端子には第２のクロック信号を入力端子１２より、
ＮＯＴゲート（インバータ）６を介して入力接続する。
インバータ）、３，４．５が各フリップフロップ、６が
ＮＯＴゲート（インバータ）、７がＮＯＲゲート、８，
９がそれぞれＮＯＲゲート、１０がＡＮＤゲートであり
、１１．１２が２種のクロック信号入力端子、１３がコ
ン１−ロール信号入力端子、１４が出力端子である。第
１のクロック信号の入力端子１１とＡＮＤゲート１ｏの
出力側をそれぞれの入力接続とするＮＯＲゲート１の出
力側を、ＮＯＴゲート（インバータ）２を介して第１の
フリップフロップ（以下フリップフロップは単にＦＦと
略す）３のクロック入力端子（以下ａＸ端子と略す）に
入力接続する。第１のＦＦ３の真値出力端子Ｑと第２の
ＦＦ４のデータ入力端子り側を接続し、第２のＦＦ４の
ＧＫ端子には第２のクロック信号を入力端子１２より、
ＮＯＴゲート（インバータ）６を介して入力接続する。
またこの第２のクロック信号は、ＮＯＴゲート６を通じ
てＮＯＲゲート７の一方の入力端子にも入力接続す″る
。第２のＦＦ４の真値出力Ｑ及び第１のＦＦ３のＤ入力
端子にも加えられるコントロール信号の両信号をＡＮＤ
ゲート１ｏのそれぞれの入力端子に接続し、また、第２
のＦＦ４の補元出力可を第３のＦＦｓのＤ入力端子及び
ＮＯＲゲート７の他方の入力端子へそれぞれ入力接続す
る。
てＮＯＲゲート７の一方の入力端子にも入力接続す″る
。第２のＦＦ４の真値出力Ｑ及び第１のＦＦ３のＤ入力
端子にも加えられるコントロール信号の両信号をＡＮＤ
ゲート１ｏのそれぞれの入力端子に接続し、また、第２
のＦＦ４の補元出力可を第３のＦＦｓのＤ入力端子及び
ＮＯＲゲート７の他方の入力端子へそれぞれ入力接続す
る。
第１のＦＦ３と第３のＦＦｓの各ａＸ端子を共通接続し
、この信号をＮＯＲゲート８の一方の入力端子に、また
第３のＦＦ５の補元出力ガをＮＯＲゲート８の他方の入
力端子にそれぞれ入力接続する。そして、同ＮＯＲゲー
ト８の出力をＮＯＲゲート７の出力と合成するだめに、
ＮＯＲゲート９の両入力端子にそれぞれ入力接続し、同
ＮＯＲゲート９の出力側１４から信号を取出すのである
。
、この信号をＮＯＲゲート８の一方の入力端子に、また
第３のＦＦ５の補元出力ガをＮＯＲゲート８の他方の入
力端子にそれぞれ入力接続する。そして、同ＮＯＲゲー
ト８の出力をＮＯＲゲート７の出力と合成するだめに、
ＮＯＲゲート９の両入力端子にそれぞれ入力接続し、同
ＮＯＲゲート９の出力側１４から信号を取出すのである
。
なお、ＮＯＲゲート７の出力側信号は第３のＦＦ６のリ
セット端子（以下Ｒ端子と略す）にも入力接続される。
セット端子（以下Ｒ端子と略す）にも入力接続される。
第２図は、通常用いられているシＢミツト回路であり、
インバータ１６の出力とＨＡＮＤゲート１６の入力と接
続し、また、ＨＡＮＤゲート１６゜１７の各入力と出力
をお互いに接続し、インバータ１６０入力側を入力端子
１８、ＨＡＮＤゲート１６の出力側を出力端子１８とし
だものである。
インバータ１６の出力とＨＡＮＤゲート１６の入力と接
続し、また、ＨＡＮＤゲート１６゜１７の各入力と出力
をお互いに接続し、インバータ１６０入力側を入力端子
１８、ＨＡＮＤゲート１６の出力側を出力端子１８とし
だものである。
このシュミット回路は第１図のＮＯＴゲート２の代りに
用いることが出来る。水晶発振回路を使用した場合に、
発振立ち上シ時のノイズによる誤有益である。
用いることが出来る。水晶発振回路を使用した場合に、
発振立ち上シ時のノイズによる誤有益である。
第３図は第１図に示す回路各部のタイミングチャートを
示す。
示す。
第４図は、第３図と同一の端子について、ゲート入力端
子１１の信号波形が、オン状態からオフ・状態となる場
合のタイミング・チャートラ示ス。
子１１の信号波形が、オン状態からオフ・状態となる場
合のタイミング・チャートラ示ス。
次に本発明による回路の動作について示す。まず第３図
に於て、コントロール信号１３が“Ｈ１１より“Ｌ゛へ
変化した■の時点について述べる。
に於て、コントロール信号１３が“Ｈ１１より“Ｌ゛へ
変化した■の時点について述べる。
ムＮＤゲート１０の出力は、ｌ、 ｋｌとなり、クロッ
ク端子１１のクロック信号が、ＮＯＲゲート１゜ＮＯＲ
ゲ−）２を通じて、第１のＦＦ３のＯＫ端子へ正常に入
力される。第１のクロック信号１１の信号が正常に立上
って■の時点のようになると第１のＦＦ３はその真値出
力Ｑの信号波形ａが■の時点に示すように“Ｌ １１と
なる。第２のＦＦ４は、クロック信号の入力端子１２に
入力される第２のクロック信号によって、その補元出力
可の信号波形すが■の時点で“Ｈ゛となり、同ＦＦ４の
真値出力Ｑは“Ｌ゛となる。なお、図中の信号波形ｉは
第２のクロック信号１２の反転信号を示す。ＡＮＤゲー
）１０の出力は、すでにコントロール信号１３によって
、“Ｌ゛と定まっているので変化はない。第２のＦＦ４
の補元出力（の信号波形すが“Ｈ゛となると、クロック
信号端子１１のクロック信号によって第３のＦＦ６の補
元出力（の信号波形ｄは■の時点でみられるように“１
．ＩＩとなる。ＮＯＲゲート７は、第２のＦＦ４の補元
出力可の信号波形すが、■゛となるため、その出力Ｃが
Ｌ ｉ＋となり、まだＮＯＲゲート８は、第３のＦＦ５
の補元出力ｑの信号波形ｄが“Ｌ゛であるため、クロッ
ク信号端子１１からの信号波形を反転して、その出力信
号ｅとして現わす。
ク端子１１のクロック信号が、ＮＯＲゲート１゜ＮＯＲ
ゲ−）２を通じて、第１のＦＦ３のＯＫ端子へ正常に入
力される。第１のクロック信号１１の信号が正常に立上
って■の時点のようになると第１のＦＦ３はその真値出
力Ｑの信号波形ａが■の時点に示すように“Ｌ １１と
なる。第２のＦＦ４は、クロック信号の入力端子１２に
入力される第２のクロック信号によって、その補元出力
可の信号波形すが■の時点で“Ｈ゛となり、同ＦＦ４の
真値出力Ｑは“Ｌ゛となる。なお、図中の信号波形ｉは
第２のクロック信号１２の反転信号を示す。ＡＮＤゲー
）１０の出力は、すでにコントロール信号１３によって
、“Ｌ゛と定まっているので変化はない。第２のＦＦ４
の補元出力（の信号波形すが“Ｈ゛となると、クロック
信号端子１１のクロック信号によって第３のＦＦ６の補
元出力（の信号波形ｄは■の時点でみられるように“１
．ＩＩとなる。ＮＯＲゲート７は、第２のＦＦ４の補元
出力可の信号波形すが、■゛となるため、その出力Ｃが
Ｌ ｉ＋となり、まだＮＯＲゲート８は、第３のＦＦ５
の補元出力ｑの信号波形ｄが“Ｌ゛であるため、クロッ
ク信号端子１１からの信号波形を反転して、その出力信
号ｅとして現わす。
ＮＯＲゲート９は、ＮＯＲゲート７の出力側ＩＣが“Ｌ
”であるゆえ、一方の入力信号ｅが反転されクロック
信号１１と同一信号を出力する。従って端子１４の出力
信号は、クロック信号端子１２の信号波形から、クロッ
ク信号端子１１の信号波形に切り変わる。
”であるゆえ、一方の入力信号ｅが反転されクロック
信号１１と同一信号を出力する。従って端子１４の出力
信号は、クロック信号端子１２の信号波形から、クロッ
ク信号端子１１の信号波形に切り変わる。
一方、第４図に示すように、クロック信号１３が■のよ
うに“Ｉ、 １１から“Ｈ゛°となると、第１のＦＦ３
はクロック信号１１によってその真値出力Ｑの信号波形
ａが■の時点で“ＨＩＩとなる。この時点ではＡＮＤＮ
Ｏゲートは、コントロール信号１３が“Ｈ゛ではあるが
、第２のＦＦ４の真値出力ｑが“Ｌ゛であることによっ
て、その出力側がＬ １１となっており、クロック信号
１１は入力を禁止されてはいない。
うに“Ｉ、 １１から“Ｈ゛°となると、第１のＦＦ３
はクロック信号１１によってその真値出力Ｑの信号波形
ａが■の時点で“ＨＩＩとなる。この時点ではＡＮＤＮ
Ｏゲートは、コントロール信号１３が“Ｈ゛ではあるが
、第２のＦＦ４の真値出力ｑが“Ｌ゛であることによっ
て、その出力側がＬ １１となっており、クロック信号
１１は入力を禁止されてはいない。
第１のＦＦ３の真値出力Ｑの信号波形ａの“Ｈ゛がその
ママ第２ＯＦＦ４のデータ入力端子りに入口ツク信号入
力端子１２より加えられると、この第２のクロック信号
ｒ下の立ち上り■に同期して第２ＯＦＦ４の補元出力ｑ
の信号波形すは■のように“Ｌ゛となる。同時に、第２
のＦＦ４の真値出力Ｑの信号波形（不図示）は、上記の
信号波形すの反転状態、つまり“Ｈ゛となっており、Ａ
ＮＤゲー）１０の出力側は、コントロール信号１３の−
・Ｈ１１とのＡＮＤ論理により、“ＨＩＩとなり・よっ
て、ＮＯＲゲート１により、クロック入力端子１１から
の第１のクロック信号を禁止する。
ママ第２ＯＦＦ４のデータ入力端子りに入口ツク信号入
力端子１２より加えられると、この第２のクロック信号
ｒ下の立ち上り■に同期して第２ＯＦＦ４の補元出力ｑ
の信号波形すは■のように“Ｌ゛となる。同時に、第２
のＦＦ４の真値出力Ｑの信号波形（不図示）は、上記の
信号波形すの反転状態、つまり“Ｈ゛となっており、Ａ
ＮＤゲー）１０の出力側は、コントロール信号１３の−
・Ｈ１１とのＡＮＤ論理により、“ＨＩＩとなり・よっ
て、ＮＯＲゲート１により、クロック入力端子１１から
の第１のクロック信号を禁止する。
したがって、第１ＯＦＦ３０ＧＫ端子への入力はＬ １
１の状態で固定となり、第１のＦＦ３の真値出力Ｑの信
号波形ａは“ＨＩＩの状態で固定となる。そこで、第２
のＦＦ４の補元出力可の信号波形すは′Ｌ°゛であり、
したがって、ＮＯＲゲート７によって選択されたクロッ
ク信号１２が第３のＦＦ５のリセット端子Ｈに入り、同
ＦＦｓの補元出力ｑの信号波形ｄｉｄ：■の時点に示す
ように“Ｈ゛となる。これにともないＮＯＲゲート８の
出力信号波形ｅは■の時点に示すように“Ｌ゛となって
ＮＯＲゲート９はＮＯＲゲート７を経た第２のクロック
信号を出力し、端子１４の信号はクロック信号端子１２
側に切り換わる。
１の状態で固定となり、第１のＦＦ３の真値出力Ｑの信
号波形ａは“ＨＩＩの状態で固定となる。そこで、第２
のＦＦ４の補元出力可の信号波形すは′Ｌ°゛であり、
したがって、ＮＯＲゲート７によって選択されたクロッ
ク信号１２が第３のＦＦ５のリセット端子Ｈに入り、同
ＦＦｓの補元出力ｑの信号波形ｄｉｄ：■の時点に示す
ように“Ｈ゛となる。これにともないＮＯＲゲート８の
出力信号波形ｅは■の時点に示すように“Ｌ゛となって
ＮＯＲゲート９はＮＯＲゲート７を経た第２のクロック
信号を出力し、端子１４の信号はクロック信号端子１２
側に切り換わる。
マイクロコンピュータの一実°施例として、第１のクロ
ック信号をＩ ＭＨｚとすると、通常時、消費電力はｓ
ｍＷとなり、スタンバイ時には第２のクロック信号の３
２ ＫＨｚのタイミングとなり、その消費電力は０．６
ｍＷとなり、大幅に低減することができる。
ック信号をＩ ＭＨｚとすると、通常時、消費電力はｓ
ｍＷとなり、スタンバイ時には第２のクロック信号の３
２ ＫＨｚのタイミングとなり、その消費電力は０．６
ｍＷとなり、大幅に低減することができる。
以」二の様に、本発明によれば従来、クロックを止めて
、低消費電力化を図れなかったものに対して通常使用時
に高速のクロックを供給し、スタンバイ時に、低速のク
ロックを供給することができる。従って、例えば、スタ
ンバイ時に、データの退避を行なう必要もなくなる利点
を有する。さらに、スタンバイ時の動作を行なうことも
できるので、マイクロコンピュータ、及びタイマー等で
、スタンバイ時に動作発振周波数信号を止める（二とが
できない場合、使用して有効である。
、低消費電力化を図れなかったものに対して通常使用時
に高速のクロックを供給し、スタンバイ時に、低速のク
ロックを供給することができる。従って、例えば、スタ
ンバイ時に、データの退避を行なう必要もなくなる利点
を有する。さらに、スタンバイ時の動作を行なうことも
できるので、マイクロコンピュータ、及びタイマー等で
、スタンバイ時に動作発振周波数信号を止める（二とが
できない場合、使用して有効である。
第１図は本発明の実施例に係るクロック切り換え回路図
、第２図はインバータ回路として有益なシュミット・ト
リガー回路図、第３図、第４図は本発明の動作を示すタ
イミング・チャート図である。 １ ．７，８，９・・・・・・ＮＯＲゲート、 １ｏ・
・・・・・ＡＮＤゲート、１６．１７・・・・・・ＮＡ
ＮＤゲート、２．１６・川・・ＮＯＴゲート、３，４．
６・・曲・フリップフロップ回路。
、第２図はインバータ回路として有益なシュミット・ト
リガー回路図、第３図、第４図は本発明の動作を示すタ
イミング・チャート図である。 １ ．７，８，９・・・・・・ＮＯＲゲート、 １ｏ・
・・・・・ＡＮＤゲート、１６．１７・・・・・・ＮＡ
ＮＤゲート、２．１６・川・・ＮＯＴゲート、３，４．
６・・曲・フリップフロップ回路。
Claims (1)
- 第１．第２．第３のフリップフロップを縦続的に結合し
て、前記第１のフリップフロフグのデータ入力部に制御
信号、クロック入力部に、出力禁止筒の制御機能を有す
るゲートを介して、第１のクロック信号をそれぞれ入力
接続し、前記第２のフリップフロップのデータ入力部に
前記第１のフリップフロップの出力信号、クロック入力
部に第２のクロック信号をそれぞれ入力接続し、前記第
３のフリップフロップのデータ入力部に前記第２のフリ
ッププロップの出力反転信号、クロック入力部に前記ゲ
ートを介した第１のクロック信号、リセット入力部に前
記第２のフリップフロップの出力信号によって否定され
る第２のクロック信号を、それぞれ、入力接続し、前記
第１のクロック信号が前記制御信号と前記第２のフリッ
プフロップの出力信号とのムＮＤ論理信号によシ出力禁
止となり、かつ、前記第３のフリッフロップの出力信号
により前記第１のクロック信号もしくは前記第２のクロ
ック信号のいずれか一方のみを出力し得る回路構成をそ
なえたことを特徴とするクロック切換回路。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP57114832A JPS595328A (ja) | 1982-07-01 | 1982-07-01 | クロツク切換回路 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP57114832A JPS595328A (ja) | 1982-07-01 | 1982-07-01 | クロツク切換回路 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPS595328A true JPS595328A (ja) | 1984-01-12 |
Family
ID=14647805
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP57114832A Pending JPS595328A (ja) | 1982-07-01 | 1982-07-01 | クロツク切換回路 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS595328A (ja) |
Citations (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS5314429B2 (ja) * | 1973-05-11 | 1978-05-17 | ||
| JPS5574618A (en) * | 1978-11-29 | 1980-06-05 | Nippon Denso Co Ltd | Operating frequency selector for digital computer |
| JPS5611528A (en) * | 1979-07-11 | 1981-02-04 | Toshiba Corp | Switching control circuit of different period clock |
-
1982
- 1982-07-01 JP JP57114832A patent/JPS595328A/ja active Pending
Patent Citations (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS5314429B2 (ja) * | 1973-05-11 | 1978-05-17 | ||
| JPS5574618A (en) * | 1978-11-29 | 1980-06-05 | Nippon Denso Co Ltd | Operating frequency selector for digital computer |
| JPS5611528A (en) * | 1979-07-11 | 1981-02-04 | Toshiba Corp | Switching control circuit of different period clock |
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