JPS5953564B2 - デ−タ処理装置 - Google Patents
デ−タ処理装置Info
- Publication number
- JPS5953564B2 JPS5953564B2 JP7232880A JP7232880A JPS5953564B2 JP S5953564 B2 JPS5953564 B2 JP S5953564B2 JP 7232880 A JP7232880 A JP 7232880A JP 7232880 A JP7232880 A JP 7232880A JP S5953564 B2 JPS5953564 B2 JP S5953564B2
- Authority
- JP
- Japan
- Prior art keywords
- bus
- use request
- input
- bus use
- processing unit
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Expired
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Classifications
-
- G—PHYSICS
- G06—COMPUTING OR CALCULATING; COUNTING
- G06F—ELECTRIC DIGITAL DATA PROCESSING
- G06F13/00—Interconnection of, or transfer of information or other signals between, memories, input/output devices or central processing units
- G06F13/14—Handling requests for interconnection or transfer
- G06F13/36—Handling requests for interconnection or transfer for access to common bus or bus system
- G06F13/362—Handling requests for interconnection or transfer for access to common bus or bus system with centralised access control
- G06F13/364—Handling requests for interconnection or transfer for access to common bus or bus system with centralised access control using independent requests or grants, e.g. using separated request and grant lines
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- Engineering & Computer Science (AREA)
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- General Engineering & Computer Science (AREA)
- General Physics & Mathematics (AREA)
- Bus Control (AREA)
Description
【発明の詳細な説明】
本発明はデータ処理装置に関する。
従来のデータ処理装置では、第１図に示すように、バス
１１を介して主記憶装置１２と中央処理装置１、第１の
入出制御装置２および第２および第２の入出力制御装置
３等との間でデータ転送が行われている。
１１を介して主記憶装置１２と中央処理装置１、第１の
入出制御装置２および第２および第２の入出力制御装置
３等との間でデータ転送が行われている。
バス制御回路４には、各々専用のバス使用要求信号線５
、６および７が接続されており、同時に複数の装置から
バス使用要求があつたときには、予めの設定されている
優先順位により、バス制御回路４が装置を選択し、バス
使用許可信号８、９および１０のうち、選択された装置
にバス使用許可信号をバス使用許可信号線８、９および
１０を介して送出する。この許可信号が与えられた装置
は主記憶装置とデータ転送が可能になる。第１図の例で
は入出力制御装置が２個の場合を示したが、ｎ個の場合
も同様であり、この場合、中央処理装置分を含めて（ｎ
＋１）本のバス使用要求信号線が必要となり、回路の単
純化が困難になるという欠点がある。
、６および７が接続されており、同時に複数の装置から
バス使用要求があつたときには、予めの設定されている
優先順位により、バス制御回路４が装置を選択し、バス
使用許可信号８、９および１０のうち、選択された装置
にバス使用許可信号をバス使用許可信号線８、９および
１０を介して送出する。この許可信号が与えられた装置
は主記憶装置とデータ転送が可能になる。第１図の例で
は入出力制御装置が２個の場合を示したが、ｎ個の場合
も同様であり、この場合、中央処理装置分を含めて（ｎ
＋１）本のバス使用要求信号線が必要となり、回路の単
純化が困難になるという欠点がある。
本発明は上述の欠点を除去したデータ処理装置を提供す
ることにある。
ることにある。
本発明のデータ処理装置は、バス使用要求イネーブル信
号を送出する手段と、バスサイクルの予め定めた期間に
前記イネーブル信号が送出されているときに中央処理装
置および複数の入出力装置のうちの少なくとも１つにバ
ス使用要求が発生するとこれに応答して予め定めた本数
のアドレス線からなるアドレスバスの対応する前記アド
レス線にバス使用要求信号を送出する手段と、前記イネ
ーブル信号が送出されている前記バスサイクルの予め定
めた期間に前記中央処理装置および前記複数の入出力装
置の全てにバス使用要求が発生していないときこれに応
答して前記イネーブル信号を継続して送出する手段と、
前記中央処理装置および前記複数の入出力装置から前記
アドレスバスに前記バス使用要求信号が送出されたとき
に予め定めた優先順位に応じてこれら装置のうちの１つ
を選択し選択された装置にバス使用許可信号を送出する
手段とを備えた構成を有している。
号を送出する手段と、バスサイクルの予め定めた期間に
前記イネーブル信号が送出されているときに中央処理装
置および複数の入出力装置のうちの少なくとも１つにバ
ス使用要求が発生するとこれに応答して予め定めた本数
のアドレス線からなるアドレスバスの対応する前記アド
レス線にバス使用要求信号を送出する手段と、前記イネ
ーブル信号が送出されている前記バスサイクルの予め定
めた期間に前記中央処理装置および前記複数の入出力装
置の全てにバス使用要求が発生していないときこれに応
答して前記イネーブル信号を継続して送出する手段と、
前記中央処理装置および前記複数の入出力装置から前記
アドレスバスに前記バス使用要求信号が送出されたとき
に予め定めた優先順位に応じてこれら装置のうちの１つ
を選択し選択された装置にバス使用許可信号を送出する
手段とを備えた構成を有している。
次に本発明について図面を参照して詳細に説明する。
第２図ａはバス上の情報を示す図および同図ｂはバス使
用要求イネーブル信号を示す図である。
用要求イネーブル信号を示す図である。
一般に、アドレス情報はバスサイクルＢの全ての期間を
占有してはいない。そこで、本発明では、・第２図ａに
示すように、バスサイクルＢの使用されていない期間に
バス使用要求情報を与え、バスを時分割で使用している
。第３図は本発明の一実施例を示す図である。
占有してはいない。そこで、本発明では、・第２図ａに
示すように、バスサイクルＢの使用されていない期間に
バス使用要求情報を与え、バスを時分割で使用している
。第３図は本発明の一実施例を示す図である。
第１図に示したバス使用要求信号線５，６および７，は
バス１１内に重畳されているので存在しない。バス制御
回路４でエンコードされ、バス使用許可信号線８，９お
よび１０に与えられたバス使用許可信号は、中央処理装
置１、第１および第２の入出力装置２および゛３で゛デ
コードされる。このよう・な方式であるため、信号線を
さらに減少させることも可能である。第４図ａ−ｅのタ
イミングチヤートにより本実施例の動作を説明する。
バス１１内に重畳されているので存在しない。バス制御
回路４でエンコードされ、バス使用許可信号線８，９お
よび１０に与えられたバス使用許可信号は、中央処理装
置１、第１および第２の入出力装置２および゛３で゛デ
コードされる。このよう・な方式であるため、信号線を
さらに減少させることも可能である。第４図ａ−ｅのタ
イミングチヤートにより本実施例の動作を説明する。
同図ａおよびｂはそれぞれ第２および第１の入出力装置
のバス使用要求信・号を示す図、同図Ｃは中央処理装置
のバス使用要求信号を示す図、同図ｄはバス割当を示す
図および同図ｅはバス使用要求イネーブル信号を示す図
である。バス使用優先順位は、第２の入出力装置３〉第
１の入出力装置２〉中央処理装置１とする。バスサイク
ルＢ１の直前に第１および第２の入出力装置からのバス
使用要求が同時に発生しているが、与め設定された使用
優先順位によりバスサイタルＢ１では第２の入出力装置
が選択され、第，２の入出力装置３と主記憶装置１２と
の間でデータ転送が可能となる。
のバス使用要求信・号を示す図、同図Ｃは中央処理装置
のバス使用要求信号を示す図、同図ｄはバス割当を示す
図および同図ｅはバス使用要求イネーブル信号を示す図
である。バス使用優先順位は、第２の入出力装置３〉第
１の入出力装置２〉中央処理装置１とする。バスサイク
ルＢ１の直前に第１および第２の入出力装置からのバス
使用要求が同時に発生しているが、与め設定された使用
優先順位によりバスサイタルＢ１では第２の入出力装置
が選択され、第，２の入出力装置３と主記憶装置１２と
の間でデータ転送が可能となる。
第１の入出力装置のバス使用要求は第２の入出力装置の
データ転送が完了するまで保留となり、バスサイクルＢ
１の後半で行なわれる次サイクル使用要求判定時に、よ
り優先度の高い装置からの使用要求がなければ次のバス
サイクルＢ２では第１の入出力装置が選択される。バス
サイクルＢ２が完了したあと、どの装置からもバス使用
要求が発生しないときには、バス使用要求イネーブル信
号がハイレベルのままで、すなわち、要求受付状態で待
期する（同図ｅ参照）。
データ転送が完了するまで保留となり、バスサイクルＢ
１の後半で行なわれる次サイクル使用要求判定時に、よ
り優先度の高い装置からの使用要求がなければ次のバス
サイクルＢ２では第１の入出力装置が選択される。バス
サイクルＢ２が完了したあと、どの装置からもバス使用
要求が発生しないときには、バス使用要求イネーブル信
号がハイレベルのままで、すなわち、要求受付状態で待
期する（同図ｅ参照）。
このあと、中央処理装置からのバス使用要求が発生し、
バスサイクルＢ３が発生している。次に本実施例の具体
的回路について第５図を参照して説明する。中央処理装
置１は、アドレス情報を保持するアドレスレジスタ２４
と、バス使用要求レジスタ２６と、アドレスバスへの出
力ゲート２５および２７と、出力ゲートの開閉を制御す
るゲート２８とから構成されている。バスを使用して主
記憶装置１２と直接データ転送したいときには、バス使
用要求レジスタ２６をセツトする。
バスサイクルＢ３が発生している。次に本実施例の具体
的回路について第５図を参照して説明する。中央処理装
置１は、アドレス情報を保持するアドレスレジスタ２４
と、バス使用要求レジスタ２６と、アドレスバスへの出
力ゲート２５および２７と、出力ゲートの開閉を制御す
るゲート２８とから構成されている。バスを使用して主
記憶装置１２と直接データ転送したいときには、バス使
用要求レジスタ２６をセツトする。
バス制御回路から発生するバス使用要求イネーブル信号
が第２図に示すようなタイミングで゛ハイレベルになる
と、レジスタ２６の出力はアドレスＡＤＯに与えられる
。また、第１の入出力装置２においては、バス使用要求
レジスタ３０の出力はＡＤｌに与えられ、他の装置にお
いても同様にそれぞれのバス使用要求レジスタの出力が
対応する各アドレス線に各々が重複しないよう与えられ
る。アドレスバスに与えられたバス使用要求信号はバス
制御回路４の検出ラツチ２０に取り込まれ、複数の装置
から同時要求があつた場合には、優先順位判定回路２１
により優先度が判定され、この結果選択された装置にバ
ス使用許可信号が、バスサイクルラツチ２２から１サイ
クル間前記選択された装置に送出される。
が第２図に示すようなタイミングで゛ハイレベルになる
と、レジスタ２６の出力はアドレスＡＤＯに与えられる
。また、第１の入出力装置２においては、バス使用要求
レジスタ３０の出力はＡＤｌに与えられ、他の装置にお
いても同様にそれぞれのバス使用要求レジスタの出力が
対応する各アドレス線に各々が重複しないよう与えられ
る。アドレスバスに与えられたバス使用要求信号はバス
制御回路４の検出ラツチ２０に取り込まれ、複数の装置
から同時要求があつた場合には、優先順位判定回路２１
により優先度が判定され、この結果選択された装置にバ
ス使用許可信号が、バスサイクルラツチ２２から１サイ
クル間前記選択された装置に送出される。
例えば、中央処理装置１が選択された場合には、バス使
用許可信号８がハイレベルとなり、バス使用要求イネー
ブル信号２９がローレベルの間はレジスタ２４の情報を
アドレスバスを介して主記憶装置１２にアクセスするこ
とができる。
用許可信号８がハイレベルとなり、バス使用要求イネー
ブル信号２９がローレベルの間はレジスタ２４の情報を
アドレスバスを介して主記憶装置１２にアクセスするこ
とができる。
同一バスサイタル中、バス使用要求イネーブル信号２９
がハイレベルになると、アドレスバスは次のバスサイク
ルのバス使用要求検出モードとなる。このとき、各装置
からのバス使用要求信号が、バスにそれぞれ出力され、
検出ラツチ２０に取り込まれる。以上、本発明には、バ
スの時分割使用により各装置間のインタフエイスの単純
化を達成できるという効果がある。
がハイレベルになると、アドレスバスは次のバスサイク
ルのバス使用要求検出モードとなる。このとき、各装置
からのバス使用要求信号が、バスにそれぞれ出力され、
検出ラツチ２０に取り込まれる。以上、本発明には、バ
スの時分割使用により各装置間のインタフエイスの単純
化を達成できるという効果がある。
第１図は従来例を示す図、第２図ａおよびｂはそれぞれ
バス上の情報を示す図およびバス使用要求イネーブル信
号を示す図、第３図は本発明の一実施例を示す図、第４
図ａ−ｅは実施例のタイミングチヤートおよび第５図は
本実施例の具体的回路を示す図である。 図において、１・・・中央処理装置、２・・・第１の入
出力装置、３・・・第２の入出力装置、４・・・バス制
御回路、５，６，７・・・バス使用要求信号線、８，９
，１０・・・バス使用許可信号線、１１・・・バス、１
２・・・主記憶装置、２０・・・検出ラツチ、２１・・
・優先順位判定回路、２２・・・バスサイクルラツチ、
２３・・・イネーブル信号発生回路、２４・・・レジス
タ、２５，２７，２８・・・ゲート、２６，３０・・・
バス使用要求レジス久 ２９・・・バス使用要求イネー
ブル信号線。
バス上の情報を示す図およびバス使用要求イネーブル信
号を示す図、第３図は本発明の一実施例を示す図、第４
図ａ−ｅは実施例のタイミングチヤートおよび第５図は
本実施例の具体的回路を示す図である。 図において、１・・・中央処理装置、２・・・第１の入
出力装置、３・・・第２の入出力装置、４・・・バス制
御回路、５，６，７・・・バス使用要求信号線、８，９
，１０・・・バス使用許可信号線、１１・・・バス、１
２・・・主記憶装置、２０・・・検出ラツチ、２１・・
・優先順位判定回路、２２・・・バスサイクルラツチ、
２３・・・イネーブル信号発生回路、２４・・・レジス
タ、２５，２７，２８・・・ゲート、２６，３０・・・
バス使用要求レジス久 ２９・・・バス使用要求イネー
ブル信号線。
Claims (1)
- １ 主記憶装置と中央処理装置と複数の入出力装置と前
記中央処理装置を介さずに前記主記憶装置を直接アクセ
スできる入出力制御装置等とを有するデータ処理装置に
おいて、バス使用要求イネーブル信号を送出する手段と
、バスサイクルの予め定めた期間に前記イネーブル信号
が送出されているときに前記中央処理装置および前記複
数の入出力装置のうちの少なくとも１つにバス使用要求
が発生するとこれに応答して予め定めた本数のアドレス
線からなるアドレスバスの対応する前記アドレス線にバ
ス使用要求信号を送出する手段と、前記イネーブル信号
が送出されている前記バスサイクルの予め定めた期間に
前記中央処理装置および前記複数の入出力装置の全てに
バス使用要求が発生していないときこれに応答して前記
イネーブル信号を継続して送出する手段と、前記中央処
理装置および前記複数の入出力装置から前記アドレスバ
スに前記バス使用要求信号が送出されたときに予め定め
た優先順位に応じてこれら装置のうちの１つを選択し選
択された装置にバス使用許可信号を送出する手段とを備
えたことを特徴とするデータ処理装置。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP7232880A JPS5953564B2 (ja) | 1980-05-30 | 1980-05-30 | デ−タ処理装置 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP7232880A JPS5953564B2 (ja) | 1980-05-30 | 1980-05-30 | デ−タ処理装置 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPS56168256A JPS56168256A (en) | 1981-12-24 |
| JPS5953564B2 true JPS5953564B2 (ja) | 1984-12-26 |
Family
ID=13486103
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP7232880A Expired JPS5953564B2 (ja) | 1980-05-30 | 1980-05-30 | デ−タ処理装置 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS5953564B2 (ja) |
Families Citing this family (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| EP0120172B1 (fr) * | 1983-03-29 | 1988-02-03 | International Business Machines Corporation | Dispositif d'interface de bus pour un système de traitement de données |
| JPS61264451A (ja) * | 1985-05-20 | 1986-11-22 | Mitsubishi Electric Corp | メモリ切替制御方式 |
-
1980
- 1980-05-30 JP JP7232880A patent/JPS5953564B2/ja not_active Expired
Also Published As
| Publication number | Publication date |
|---|---|
| JPS56168256A (en) | 1981-12-24 |
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