JPS5953710B2 - 半導体装置の製造方法 - Google Patents
半導体装置の製造方法Info
- Publication number
- JPS5953710B2 JPS5953710B2 JP55175648A JP17564880A JPS5953710B2 JP S5953710 B2 JPS5953710 B2 JP S5953710B2 JP 55175648 A JP55175648 A JP 55175648A JP 17564880 A JP17564880 A JP 17564880A JP S5953710 B2 JPS5953710 B2 JP S5953710B2
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- JP
- Japan
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- polycrystalline silicon
- silicon layer
- layer
- electrode
- etching
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Expired
Links
Classifications
-
- H—ELECTRICITY
- H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
- H10D—INORGANIC ELECTRIC SEMICONDUCTOR DEVICES
- H10D84/00—Integrated devices formed in or on semiconductor substrates that comprise only semiconducting layers, e.g. on Si wafers or on GaAs-on-Si wafers
Landscapes
- Metal-Oxide And Bipolar Metal-Oxide Semiconductor Integrated Circuits (AREA)
- Design And Manufacture Of Integrated Circuits (AREA)
Description
【発明の詳細な説明】
本発明は半導体装置の製造方法に係り、特に多結晶シリ
コン電極の多層構造を有する半導体装置を製造する際に
於ける上層多結晶シリコン電極間の短絡防止方法に関す
る。
コン電極の多層構造を有する半導体装置を製造する際に
於ける上層多結晶シリコン電極間の短絡防止方法に関す
る。
ランダム・アクセス・メモリ（ＲＡＭ）等の半導体集積
回路装置に於ては、多結晶シリコン電極の多層構造が多
く用いられる。
回路装置に於ては、多結晶シリコン電極の多層構造が多
く用いられる。
そしてこれら半導体集積回路装置に於いて、多結晶シリ
コン電極を多層に形成するに際しては、従来表面が二酸
化シリコン（ＳｉＯ０）等の絶縁膜で覆われた第１の多
結晶シリコン層からなる下層電極上に、第２の多結晶シ
リコン層を堆積形成し、該第２の多結晶シリコン層をエ
ッチング精度の高い例えば反応性スパッタ・エッチング
法を用いて選択エッチングを行つて、下層多結晶シリコ
ン電極の端面と、前記絶縁膜をへだてて、例えば直角に
交差する２〔本〕平行した帯状の上層多結晶シリコン電
極を形成していた。然し該従来方法に於ては第１図ａの
断面図及び第１図ａのＡ−Ａ’矢視断面を表わした第１
図ｂに示すように、第１の多結晶シリコン層からなる下
層多結晶シリコン電極１上に、ＳｉＯ。
コン電極を多層に形成するに際しては、従来表面が二酸
化シリコン（ＳｉＯ０）等の絶縁膜で覆われた第１の多
結晶シリコン層からなる下層電極上に、第２の多結晶シ
リコン層を堆積形成し、該第２の多結晶シリコン層をエ
ッチング精度の高い例えば反応性スパッタ・エッチング
法を用いて選択エッチングを行つて、下層多結晶シリコ
ン電極の端面と、前記絶縁膜をへだてて、例えば直角に
交差する２〔本〕平行した帯状の上層多結晶シリコン電
極を形成していた。然し該従来方法に於ては第１図ａの
断面図及び第１図ａのＡ−Ａ’矢視断面を表わした第１
図ｂに示すように、第１の多結晶シリコン層からなる下
層多結晶シリコン電極１上に、ＳｉＯ。
膜２をへだてて該下層多結晶シリコン電極１の端面と直
交する平行な例えば２本の帯状を有する第２の多結晶シ
リコン層からなる上層多結晶シリコン電極３ａ及び３ｂ
を、反応性スパッタ・エッチング法を用いて形成する際
に、第２の多結晶シリコン層の厚さに見合つた条件でエ
ッチングを行つて上層多結晶シリコン電極３ａ、３ｂ間
に下層多結晶シリコン電極１上のＳｉＯ。膜２を表出せ
しめた状態では、上層多結晶シリコン電極３ａと３ｂの
間の下、層多結晶シリコン電極１端面に形成されている
第２の多結晶シ４フロン層は除去しきれず、第２の多結
晶シリコン残留層４となつて残留する。これは該下層多
結晶シリコン電極１の端面に於ける第２の多結晶シリコ
ン層の縦方向の厚さが厚いため３に、被処理基板面に対
して垂直なエッチングの方向性を有する反応性スパッタ
・エッチング法を用いる限り避けられない現象である。
そして上記第２の多結晶シリコン残留層４は上層多結晶
シリコン電極３ａと３ｂ間を短絡せしめ、素子の性能を
損なうので、従来は該上層多結晶シリコン電極３ａ，３
ｂをパターンニングする際のエツチング条件を大幅なオ
ーバ・エツチング条件にして、前記第２の多結晶シリコ
ン残留層４の除去を行つていた。（第１図ａ及びｂに於
て６は二酸化シリコン（ＳｉＯ２）からなるフイールド
絶縁膜、７は同じく二酸化シリコンからなるゲート絶縁
膜、８はチヤネル・カツト領域、９はシリコン基板を示
す。）然しこのようなオーバ・エツチングを行つても、
下層多結晶シリコン電極１の下部に形成されているアン
ダ・カツト部５に満たされている第２の多結晶シリコン
残留層４は残り勝ちで、半導体集積回路装置の製造歩留
まりが低下するという問題があり、又上記のように大幅
なオーバ・エツチングを行うと、フオト・レジストから
なるマスク・パターンもエツチングされて細くなるので
、所望の幅を有する上層多結晶シリコン電極３ａ，３ｂ
を形成するには、予め更に広い幅を有するマスク・パタ
ーンを形成におく必要があり、そのために素子の集積度
が低下するという問題があつた。本発明は上記問題点に
鑑み、上層多結晶シリコン電極の間隙部にあたる領域の
下層多結晶シリコン電極端面に被着している第２の多結
晶シリコン残留層を予め分断除去するエツチング工程を
設け、以後の工程でパターンニングされる上層多結晶シ
リコン電極間の短絡を防止する半導体装置の製造方法を
提供する。
交する平行な例えば２本の帯状を有する第２の多結晶シ
リコン層からなる上層多結晶シリコン電極３ａ及び３ｂ
を、反応性スパッタ・エッチング法を用いて形成する際
に、第２の多結晶シリコン層の厚さに見合つた条件でエ
ッチングを行つて上層多結晶シリコン電極３ａ、３ｂ間
に下層多結晶シリコン電極１上のＳｉＯ。膜２を表出せ
しめた状態では、上層多結晶シリコン電極３ａと３ｂの
間の下、層多結晶シリコン電極１端面に形成されている
第２の多結晶シ４フロン層は除去しきれず、第２の多結
晶シリコン残留層４となつて残留する。これは該下層多
結晶シリコン電極１の端面に於ける第２の多結晶シリコ
ン層の縦方向の厚さが厚いため３に、被処理基板面に対
して垂直なエッチングの方向性を有する反応性スパッタ
・エッチング法を用いる限り避けられない現象である。
そして上記第２の多結晶シリコン残留層４は上層多結晶
シリコン電極３ａと３ｂ間を短絡せしめ、素子の性能を
損なうので、従来は該上層多結晶シリコン電極３ａ，３
ｂをパターンニングする際のエツチング条件を大幅なオ
ーバ・エツチング条件にして、前記第２の多結晶シリコ
ン残留層４の除去を行つていた。（第１図ａ及びｂに於
て６は二酸化シリコン（ＳｉＯ２）からなるフイールド
絶縁膜、７は同じく二酸化シリコンからなるゲート絶縁
膜、８はチヤネル・カツト領域、９はシリコン基板を示
す。）然しこのようなオーバ・エツチングを行つても、
下層多結晶シリコン電極１の下部に形成されているアン
ダ・カツト部５に満たされている第２の多結晶シリコン
残留層４は残り勝ちで、半導体集積回路装置の製造歩留
まりが低下するという問題があり、又上記のように大幅
なオーバ・エツチングを行うと、フオト・レジストから
なるマスク・パターンもエツチングされて細くなるので
、所望の幅を有する上層多結晶シリコン電極３ａ，３ｂ
を形成するには、予め更に広い幅を有するマスク・パタ
ーンを形成におく必要があり、そのために素子の集積度
が低下するという問題があつた。本発明は上記問題点に
鑑み、上層多結晶シリコン電極の間隙部にあたる領域の
下層多結晶シリコン電極端面に被着している第２の多結
晶シリコン残留層を予め分断除去するエツチング工程を
設け、以後の工程でパターンニングされる上層多結晶シ
リコン電極間の短絡を防止する半導体装置の製造方法を
提供する。
即ち本発明は半導体装置の製造方法に於て、半導体基板
面に設けられた絶縁膜上に、表面が絶縁膜で覆われた第
１の多結晶シリコン層からなる下層電極を形成し、次い
で前記第１の多結晶シリコン層を覆う絶縁膜上に第２の
多結晶シリコン層を堆積形成し、次いで該第２の多結晶
シリコン層上に、該第２の多結晶シリコン層を用いて形
成しようとする、前記下層電極端面と交差する平行な複
数条の上層電極の間隙部に対応する領域に於て、前記下
層電極端面を横切るエツチング窓を有する・フオト・レ
ジスト・パターンを形成し、次いで該フオト・レジスト
・パターンをマスクとして該フオト・レジスト・パター
ンのエツチング窓内に表出する第２の多結晶シリコン層
を選択的にエツチング除去し、次いで該第２の多結晶シ
リコン層のパターンニングを行つて上層電極を形成する
工程を有することを特徴とする。
面に設けられた絶縁膜上に、表面が絶縁膜で覆われた第
１の多結晶シリコン層からなる下層電極を形成し、次い
で前記第１の多結晶シリコン層を覆う絶縁膜上に第２の
多結晶シリコン層を堆積形成し、次いで該第２の多結晶
シリコン層上に、該第２の多結晶シリコン層を用いて形
成しようとする、前記下層電極端面と交差する平行な複
数条の上層電極の間隙部に対応する領域に於て、前記下
層電極端面を横切るエツチング窓を有する・フオト・レ
ジスト・パターンを形成し、次いで該フオト・レジスト
・パターンをマスクとして該フオト・レジスト・パター
ンのエツチング窓内に表出する第２の多結晶シリコン層
を選択的にエツチング除去し、次いで該第２の多結晶シ
リコン層のパターンニングを行つて上層電極を形成する
工程を有することを特徴とする。
以下本発明を第２図ａ乃至ｅに示す一実施例の工程断面
図及び第３図ａ乃至ｄに示す同実施例の工程上面図を用
いて詳細に説明する。
図及び第３図ａ乃至ｄに示す同実施例の工程上面図を用
いて詳細に説明する。
本発明の方法を用いて多結晶シリコン電極の多層構造を
有する半導体装置を形成するには、例えば通常の方法を
用いて第２図ａに示すように、フイールドニ酸化シリコ
ン（ＳｉＯ２）膜１１及びチヤネル・カツト領域１２に
より素子形成領域１３を分離形成したシリコン（Ｓｉ）
基板１４からなる被処理基板の素子形成領域１３上に、
先ず熱酸化法により厚さ５０００〜１０００〔人〕程度
のエツチング・ストツパ用の薄いＳｉＯ２膜１５を形成
し、次いで該被処理基板上に化学気相成長（ＣＶＤ）法
を用いて厚さ４０００〜５０００〔人〕程度の第１の多
結晶シリコン層１６を堆積形成し、次いで該第１の多結
晶シリコン層１６を表面を熱酸化して該第１の多結晶シ
リコン層１６上に厚さ２０００〜２５００〔人〕程度の
層間絶縁用ＳｉＯ２膜１７を形成する。
有する半導体装置を形成するには、例えば通常の方法を
用いて第２図ａに示すように、フイールドニ酸化シリコ
ン（ＳｉＯ２）膜１１及びチヤネル・カツト領域１２に
より素子形成領域１３を分離形成したシリコン（Ｓｉ）
基板１４からなる被処理基板の素子形成領域１３上に、
先ず熱酸化法により厚さ５０００〜１０００〔人〕程度
のエツチング・ストツパ用の薄いＳｉＯ２膜１５を形成
し、次いで該被処理基板上に化学気相成長（ＣＶＤ）法
を用いて厚さ４０００〜５０００〔人〕程度の第１の多
結晶シリコン層１６を堆積形成し、次いで該第１の多結
晶シリコン層１６を表面を熱酸化して該第１の多結晶シ
リコン層１６上に厚さ２０００〜２５００〔人〕程度の
層間絶縁用ＳｉＯ２膜１７を形成する。
次いで第２図ｂ及び第３図ａに示すように、該層間絶縁
用ＳｉＯ２膜１７上に下層電極形成領域１８を覆うフオ
ト・レジスト・パターン１９を形成し、該フオト・レジ
スト・パターン１９をマスクとして該被処理基板面を先
ず弗酸（ＨＦ）系のエツチング液により処理して前記フ
オト・レジスタ・パターン１９・から表出している領域
の層間絶縁用ＳｉＯ２膜１７を溶解除去し、続いて四弗
化炭素（ＣＦ４）等からなるエツチング・ガスを用いて
プラズマ・エツチングを行い、前記工程により表出せし
められた第１の多結晶シリコン層１６をエツチング除去
し、上層に層間絶縁用ＳｉＯ２膜１７を有する多結晶シ
リコン層１６からなる下層多結晶シリコン電極（ドレイ
ン電極）１６″を形成して後、再びＨＦ系のエツチング
液で処理して素子形成領域１３上の薄いＳｉＯ２膜１５
を溶解除去する。なお図に示すように上記プラズマ・エ
ツチングの際のサイド・エツチングにより、下層多結晶
シリコン電極１６″の端面は層間絶縁用ＳｉＯ２膜１７
の端面より若干後退して形成され、又素子形成領域１３
の薄いＳｉＯ２膜１５を除去する際に下層多結晶シリコ
ン電極１６″端面下部に浅いアンダ・カツト部２０が形
成される。次いで第２図Ｃ及び第３図ｂに示すように前
記フオト・レジスト・パターンを除去した被処理基板の
熱酸化を行つて、素子形成領域１３に表出する半導基板
面にゲートＳｉＯ２膜２１を形成すると同時に、下層多
結晶シリコン電極１６″の端面に１０００〔人〕程度の
薄いＳｉＯ２膜２２を形成して後、ＣＶＤ法を用いて該
被処理基板上に４０００〜５０００〔人〕程度の厚さを
有する第２の多結晶シリコン層２３を堆積形成する。
用ＳｉＯ２膜１７上に下層電極形成領域１８を覆うフオ
ト・レジスト・パターン１９を形成し、該フオト・レジ
スト・パターン１９をマスクとして該被処理基板面を先
ず弗酸（ＨＦ）系のエツチング液により処理して前記フ
オト・レジスタ・パターン１９・から表出している領域
の層間絶縁用ＳｉＯ２膜１７を溶解除去し、続いて四弗
化炭素（ＣＦ４）等からなるエツチング・ガスを用いて
プラズマ・エツチングを行い、前記工程により表出せし
められた第１の多結晶シリコン層１６をエツチング除去
し、上層に層間絶縁用ＳｉＯ２膜１７を有する多結晶シ
リコン層１６からなる下層多結晶シリコン電極（ドレイ
ン電極）１６″を形成して後、再びＨＦ系のエツチング
液で処理して素子形成領域１３上の薄いＳｉＯ２膜１５
を溶解除去する。なお図に示すように上記プラズマ・エ
ツチングの際のサイド・エツチングにより、下層多結晶
シリコン電極１６″の端面は層間絶縁用ＳｉＯ２膜１７
の端面より若干後退して形成され、又素子形成領域１３
の薄いＳｉＯ２膜１５を除去する際に下層多結晶シリコ
ン電極１６″端面下部に浅いアンダ・カツト部２０が形
成される。次いで第２図Ｃ及び第３図ｂに示すように前
記フオト・レジスト・パターンを除去した被処理基板の
熱酸化を行つて、素子形成領域１３に表出する半導基板
面にゲートＳｉＯ２膜２１を形成すると同時に、下層多
結晶シリコン電極１６″の端面に１０００〔人〕程度の
薄いＳｉＯ２膜２２を形成して後、ＣＶＤ法を用いて該
被処理基板上に４０００〜５０００〔人〕程度の厚さを
有する第２の多結晶シリコン層２３を堆積形成する。
次いで通常のフオト・プロセスを用いて該第２の多結晶
シリコン層２３上に、該第２の多結晶シリコン層２３に
より形成される２条の平行した上層多結晶シリコン電極
の間隙部対応する領域に於て、前記層間絶縁用ＳｉＯ２
膜１７の端面２４を横切る所望の長さの例えば長方形の
エツチング窓２５を有するフオト・レジスト・パターン
２６を形成する。しかる後、ＣＦ４特のエツチング・ガ
スを用いる通常のプラズマ・エツチング法により前記エ
ツチング窓２５内表出している第２の多結晶シリコン層
２３を選択的にエツチング除去して、第２図ｄ及び第３
図Ｃに示すように第２の多結晶シリコン層２３に前記層
間絶縁用ＳｌＯ２膜１７の端部の一部、薄いＳｉＯ２膜
２２に覆われた下層多結晶シリコン電極１６″の端面部
の一部、及びフイールドＳｉＯ２膜１１を表出する例え
ば長方形窓２７を形成する。次いで該第２の多結晶シリ
コン層２３上に、前記長方形窓２７をはさんで前記下層
多結晶シリコン電極１６″の端面と例えば直角に交差す
る２条の平行なフオト・レジスト・パターンを形成して
後、該フオト・レジスト・パターンをマスクとして、四
塩化炭素（ＣＣｌ４）等の塩素系のエツチング・ガスを
用いる反応性スパツタ・エツチングにより第２の多結晶
シリコン層のパターニングを行つて、第２図ｅ及び゛第
３図ｄに示すように、下層多結晶シリコン電極１６″上
に層間絶縁用ＳｉＯ２膜１７及び端面の薄いＳｉＯ２膜
２２をへだてて、該下層多結晶シリコン電極１６″と直
角に交差する平行した２条の上層多結晶シリコン電極（
ゲート電極）２８ａ及び２８ｂを形成する。
シリコン層２３上に、該第２の多結晶シリコン層２３に
より形成される２条の平行した上層多結晶シリコン電極
の間隙部対応する領域に於て、前記層間絶縁用ＳｉＯ２
膜１７の端面２４を横切る所望の長さの例えば長方形の
エツチング窓２５を有するフオト・レジスト・パターン
２６を形成する。しかる後、ＣＦ４特のエツチング・ガ
スを用いる通常のプラズマ・エツチング法により前記エ
ツチング窓２５内表出している第２の多結晶シリコン層
２３を選択的にエツチング除去して、第２図ｄ及び第３
図Ｃに示すように第２の多結晶シリコン層２３に前記層
間絶縁用ＳｌＯ２膜１７の端部の一部、薄いＳｉＯ２膜
２２に覆われた下層多結晶シリコン電極１６″の端面部
の一部、及びフイールドＳｉＯ２膜１１を表出する例え
ば長方形窓２７を形成する。次いで該第２の多結晶シリ
コン層２３上に、前記長方形窓２７をはさんで前記下層
多結晶シリコン電極１６″の端面と例えば直角に交差す
る２条の平行なフオト・レジスト・パターンを形成して
後、該フオト・レジスト・パターンをマスクとして、四
塩化炭素（ＣＣｌ４）等の塩素系のエツチング・ガスを
用いる反応性スパツタ・エツチングにより第２の多結晶
シリコン層のパターニングを行つて、第２図ｅ及び゛第
３図ｄに示すように、下層多結晶シリコン電極１６″上
に層間絶縁用ＳｉＯ２膜１７及び端面の薄いＳｉＯ２膜
２２をへだてて、該下層多結晶シリコン電極１６″と直
角に交差する平行した２条の上層多結晶シリコン電極（
ゲート電極）２８ａ及び２８ｂを形成する。
そして該上層多結晶シリコン電極２８ａ，２８ｂのパタ
ーンニングを完了した状態に於て、前述のように層間絶
縁用ＳｉＯ２膜１７の端部、薄いＳｉＯ２膜２２に覆わ
れた下層多結晶シリコン電極１６″の端部及び該端面下
部のアンダーカツト部２０には第２の多結晶シリコン残
留層２３″が残るが、該実施例に於ては前述したように
長方形窓２７によつて上層多結晶シリコン電極２８ａと
２８ｂの間の、下層多結晶シリコン電極１６″端面の一
部を含む領域の第２の多結晶シリコン層２３が予め除去
されているので該領域には前記第２の多結晶シリコン残
留層２３″が形成されず、従つて図に示すように上層多
結晶シリコン電極２８ａ，２８ｂ間に形成される第２の
多結晶シリコン残留層２３″には切除部２９が形成され
るので、上層多結晶シリコン電極２８ａ，２８ｂ間の短
絡は防止される。
ーンニングを完了した状態に於て、前述のように層間絶
縁用ＳｉＯ２膜１７の端部、薄いＳｉＯ２膜２２に覆わ
れた下層多結晶シリコン電極１６″の端部及び該端面下
部のアンダーカツト部２０には第２の多結晶シリコン残
留層２３″が残るが、該実施例に於ては前述したように
長方形窓２７によつて上層多結晶シリコン電極２８ａと
２８ｂの間の、下層多結晶シリコン電極１６″端面の一
部を含む領域の第２の多結晶シリコン層２３が予め除去
されているので該領域には前記第２の多結晶シリコン残
留層２３″が形成されず、従つて図に示すように上層多
結晶シリコン電極２８ａ，２８ｂ間に形成される第２の
多結晶シリコン残留層２３″には切除部２９が形成され
るので、上層多結晶シリコン電極２８ａ，２８ｂ間の短
絡は防止される。
以上説明したように本発明によれば、多結晶シノコン電
極の多層構造を有する半導体装置の製造工程に於て、上
層多結晶シリコン電極のパターンニングを行う際に、大
幅なオーバ・エツチング処理をほどこさずに上層多結晶
シリコン配線間の短絡が完全に防止されるので、ＲＡＭ
等の多結晶シリコン電極多層構造を有する半導体集積回
路装置の製造歩留まり及び集積度の向上が図れる。
極の多層構造を有する半導体装置の製造工程に於て、上
層多結晶シリコン電極のパターンニングを行う際に、大
幅なオーバ・エツチング処理をほどこさずに上層多結晶
シリコン配線間の短絡が完全に防止されるので、ＲＡＭ
等の多結晶シリコン電極多層構造を有する半導体集積回
路装置の製造歩留まり及び集積度の向上が図れる。
第１図は従来の方法で形成した多結晶シリコン電極多層
構造を有する半導体装置の断面図ａ及びＡ−Ｎ矢視断面
図ｂ、第２図ａ乃至ｅは本発明の一実施例に於ける工程
断面図で、第３図ａ乃至ｄは同実施例に於ける工程上面
図である。 図に於て、１１はフイールド絶縁膜、１２はチヤネル・
カツト領域、１３は素子形成領域、１４はシリコン基板
、１５及び２２は薄いＳｉＯ２膜、１６は第１の多結晶
シリコン層、１６″は下層多結晶シリコン電極（ドレイ
ン電極）、１７は層間絶縁用ＳｉＯ２膜、１８は下層電
極形成領域、１９及び２６はフオト・レジスト・パター
ン、２０はアンダー・カツト部、２１はゲート絶縁膜、
２３は第２の多結晶シリコン層、２４は層間絶縁用Ｓｉ
Ｏ２膜の端面、２５はエツチング窓、２７は長方形窓、
２８ａ及び２８ｂは上層多結晶シリコン電極（ゲート電
極）、２９は切除部を示す。
構造を有する半導体装置の断面図ａ及びＡ−Ｎ矢視断面
図ｂ、第２図ａ乃至ｅは本発明の一実施例に於ける工程
断面図で、第３図ａ乃至ｄは同実施例に於ける工程上面
図である。 図に於て、１１はフイールド絶縁膜、１２はチヤネル・
カツト領域、１３は素子形成領域、１４はシリコン基板
、１５及び２２は薄いＳｉＯ２膜、１６は第１の多結晶
シリコン層、１６″は下層多結晶シリコン電極（ドレイ
ン電極）、１７は層間絶縁用ＳｉＯ２膜、１８は下層電
極形成領域、１９及び２６はフオト・レジスト・パター
ン、２０はアンダー・カツト部、２１はゲート絶縁膜、
２３は第２の多結晶シリコン層、２４は層間絶縁用Ｓｉ
Ｏ２膜の端面、２５はエツチング窓、２７は長方形窓、
２８ａ及び２８ｂは上層多結晶シリコン電極（ゲート電
極）、２９は切除部を示す。
Claims (1)
- １ 半導体基板面に設けられた絶縁膜上に、表面が絶縁
膜に覆われた第１の多結晶シリコン層からなる下層電極
を形成し次いで前記第１の多結晶シリコン層を覆う絶縁
膜上に第２の多結晶シリコン層を堆積形成し、次いで該
第２の多結晶シリコン層上に、該第２の多結晶シリコン
層を用いて形成しようとする、前記下層電極の端面と交
差する平行な複数条の上層電極の間隙部に対応する領域
に於て、前記下層電極端面を横切るエッチング窓を有す
るフォト・レジスト・パターンを形成し、次いで該フォ
ト・レジスト・パターンをマスクとして該フォト・レジ
スト・パターンのエッチング窓内に表出する第２の多結
晶シリコン層を選択的にエッチング除去し、次いで該第
２の多結晶シリコン層のパターニングを行つて上層電極
を形成する工程を有することを特徴とする半導体装置の
製造方法。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP55175648A JPS5953710B2 (ja) | 1980-12-12 | 1980-12-12 | 半導体装置の製造方法 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP55175648A JPS5953710B2 (ja) | 1980-12-12 | 1980-12-12 | 半導体装置の製造方法 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPS57164563A JPS57164563A (en) | 1982-10-09 |
| JPS5953710B2 true JPS5953710B2 (ja) | 1984-12-26 |
Family
ID=15999763
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP55175648A Expired JPS5953710B2 (ja) | 1980-12-12 | 1980-12-12 | 半導体装置の製造方法 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS5953710B2 (ja) |
Families Citing this family (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS60142531U (ja) * | 1984-02-28 | 1985-09-20 | 株式会社明電舎 | ゲ−ト・タ−ンオフ・サイリスタ |
-
1980
- 1980-12-12 JP JP55175648A patent/JPS5953710B2/ja not_active Expired
Also Published As
| Publication number | Publication date |
|---|---|
| JPS57164563A (en) | 1982-10-09 |
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