JPS5954220A - 半導体装置の製造方法 - Google Patents
半導体装置の製造方法Info
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- JPS5954220A JPS5954220A JP57164454A JP16445482A JPS5954220A JP S5954220 A JPS5954220 A JP S5954220A JP 57164454 A JP57164454 A JP 57164454A JP 16445482 A JP16445482 A JP 16445482A JP S5954220 A JPS5954220 A JP S5954220A
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- H10P14/3442—N-type
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
本殆明は半導体装置の製造方法、特にゲッタリング方ｌ
去に関する。
去に関する。
本祐明の製造方法によれは特にＮ型シリコン基板を必要
とする半導体素子のリーク電流を極めて低く迎える事が
でき、半導体素子符Ｉ生の劣化を防ぎ副歩留り、高品質
の半導体装置を得るＣとができる。
とする半導体素子のリーク電流を極めて低く迎える事が
でき、半導体素子符Ｉ生の劣化を防ぎ副歩留り、高品質
の半導体装置を得るＣとができる。
従来の方法では、デバイスプロセスの熱履歴によジシリ
コン基板に内在する・き、し素が析出し内部欠陥、表…
１欠陥として現われてし捷９゜内部欠陥はゲッタリング
効果で有効であるが表面欠陥ｆａｔ半導体素子の特性、
歩留りの低下の原因となってし１う。
コン基板に内在する・き、し素が析出し内部欠陥、表…
１欠陥として現われてし捷９゜内部欠陥はゲッタリング
効果で有効であるが表面欠陥ｆａｔ半導体素子の特性、
歩留りの低下の原因となってし１う。
表面欠陥を除去するためデバイスプロセス中あるいは前
に表面無欠陥層の形成および内部欠陥形成のための熱処
理を施す方法、所６Ｎインド’７ンソツクゲツタリング
（ＩＧ）技術がある。ｊ〜かし、ＩＧ処理には踵々の制
約がある。列えば、シリコン基板中の酸素Ｃ鏝度の最適
化、無欠陥層および内部欠陥形成のための熱処理とデバ
イスプロセスとの適性比等がそれである。
に表面無欠陥層の形成および内部欠陥形成のための熱処
理を施す方法、所６Ｎインド’７ンソツクゲツタリング
（ＩＧ）技術がある。ｊ〜かし、ＩＧ処理には踵々の制
約がある。列えば、シリコン基板中の酸素Ｃ鏝度の最適
化、無欠陥層および内部欠陥形成のための熱処理とデバ
イスプロセスとの適性比等がそれである。
酸ｇ濃度、熱処理の選択を極く１苗かでも１呉ると内部
欠陥が表面にまで到達してしまったり、内７ｆＢ欠陥が
形成されなかったりして半・導体素子の特性が劣化し、
製漬上の歩留りと品改が低下する間１（月があった。
欠陥が表面にまで到達してしまったり、内７ｆＢ欠陥が
形成されなかったりして半・導体素子の特性が劣化し、
製漬上の歩留りと品改が低下する間１（月があった。
才だ、表向欠陥を除去する方法としてエビタキノヤルウ
ェ・・−を閉つ方法もあるが、既知のエピタキシャル成
長は一般に１ＯＯＯＣ）以上の硝温で行うためシリコン
基板中の、酸素の析出核（内部欠陥核）が溶解してしま
い、内部欠陥形成を上げることには限界があった。
ェ・・−を閉つ方法もあるが、既知のエピタキシャル成
長は一般に１ＯＯＯＣ）以上の硝温で行うためシリコン
基板中の、酸素の析出核（内部欠陥核）が溶解してしま
い、内部欠陥形成を上げることには限界があった。
第１図は、従来の製造方法を用いた場合のシリコンウェ
ハーの１所面図である。先ず、シリコン結晶中の線素濃
度が１３ＸＩＱ ＣＩＩＩＬ 、アンチモンの濃度
が１ＸＩＱ ｃＴＬ のＮ型基板１を用意する（第１
図（ａ） ）。その後、半導体素子を形成するための種
々の熱処理を経ることによりシリコン基板１にば「俊累
起内の内部欠陥２！および表＋１６欠陥３が形成されて
し１つ（第１図（ｂ））。
ハーの１所面図である。先ず、シリコン結晶中の線素濃
度が１３ＸＩＱ ＣＩＩＩＬ 、アンチモンの濃度
が１ＸＩＱ ｃＴＬ のＮ型基板１を用意する（第１
図（ａ） ）。その後、半導体素子を形成するための種
々の熱処理を経ることによりシリコン基板１にば「俊累
起内の内部欠陥２！および表＋１６欠陥３が形成されて
し１つ（第１図（ｂ））。
第２図は、表向欠陥を除去するためＩＧ処理を施した場
合のソリコンウェハの断面図である。例えば、シリコン
結晶中の・酸素の濃度が１９ＸＩＯ１７鑞−３，アンチ
モンαＩ蝿度がｌＸ１０１５ご３り埴夢基板４を用意す
る（第２図（ａ））。先ず、１２００°Ｃの・晶男二で
３１４１ｉｎＪの熱処理を施しシリコン壓仮４衣聞の酸
素を外方拡散させ表面イ」近の・↑ρ素の屓ｍ二を下げ
さらに７５０″Ｃの温度で１０時間の熱処理を施し内部
欠陥核５を成長させる（第２１１（１）） ）。しかる
のち半と隼体素子ケ形成するための１Φ々の熱処理を、
１径ることにより、シリコン基板４中に内部欠陥６が形
成される（第２図（Ｃ））。本例の２鳴合シリコン結晶
中の酸素１農度が高いためにシリコン基板４の表面に壕
で欠陥７が到達してし１Ｆ）。
合のソリコンウェハの断面図である。例えば、シリコン
結晶中の・酸素の濃度が１９ＸＩＯ１７鑞−３，アンチ
モンαＩ蝿度がｌＸ１０１５ご３り埴夢基板４を用意す
る（第２図（ａ））。先ず、１２００°Ｃの・晶男二で
３１４１ｉｎＪの熱処理を施しシリコン壓仮４衣聞の酸
素を外方拡散させ表面イ」近の・↑ρ素の屓ｍ二を下げ
さらに７５０″Ｃの温度で１０時間の熱処理を施し内部
欠陥核５を成長させる（第２１１（１）） ）。しかる
のち半と隼体素子ケ形成するための１Φ々の熱処理を、
１径ることにより、シリコン基板４中に内部欠陥６が形
成される（第２図（Ｃ））。本例の２鳴合シリコン結晶
中の酸素１農度が高いためにシリコン基板４の表面に壕
で欠陥７が到達してし１Ｆ）。
一般的に、半導体素子を形成するだめの熱処理が高温、
長時間になるに従い、あるいはノリコン基板中の酸素の
（契度がイ血度に高い場合には表面にまで内部欠；イ６
が伸張してくることかるる。提だ、酸素ｌ鏝変が低すぎ
る場合には、内部欠陥が形成されないことがある。いず
れにしろ１Ｎ当な酸素７９度ＩＧ処理をツク唖択する必
要があり、選択を誤ると、製品のリーク電流を引き起こ
す原因となっている。
長時間になるに従い、あるいはノリコン基板中の酸素の
（契度がイ血度に高い場合には表面にまで内部欠；イ６
が伸張してくることかるる。提だ、酸素ｌ鏝変が低すぎ
る場合には、内部欠陥が形成されないことがある。いず
れにしろ１Ｎ当な酸素７９度ＩＧ処理をツク唖択する必
要があり、選択を誤ると、製品のリーク電流を引き起こ
す原因となっている。
第３図は、■（−１技術と同様に表面欠陥を１在去する
技術であるエピタキシャルウェハを１更った場合のシリ
コン基板と、エピタキシャル層の断面図である。
技術であるエピタキシャルウェハを１更った場合のシリ
コン基板と、エピタキシャル層の断面図である。
先ス、ＩＺＩＩ 、ｌｉｊ ｌ−ｊ、’（ｆ２素＋ＩＦ
ｕＪｔカｌ ６ Ｘｌ ０１７ｃｘ ３ 。
ｕＪｔカｌ ６ Ｘｌ ０１７ｃｘ ３ 。
アンチモンの濃度が１ｘｌＯ１５ＣｒＩＬ−３のＮ型シ
リコン基板８を用意する（第３図（ａ））。仄に既知の
方法例えば四塩化シリコンを使用し１ｔ７０’ｏで１ｑ
さ１０μ叱抵抗５ｊｌ’ＣｍのＮ型シリコン結晶９をエ
ピタキシャル成長する（第３図（ｂ））。しかるときシ
リコン基板の１浚素析出核（内部欠陥核）は溶解してそ
の密度は非常に少なくなってし寸う。次に半導体素子形
成のための熱処理をｈ山丁ことによりエピタキシャル層
９には１俊素が含まれていないので４１℃欠陥層となる
が、シリコン基板８にも内部欠陥は形成されない（第３
図（Ｃ））。もしくは、極く僅かに形成されるたけであ
りゲッタリング効果がなく汚染に対して弱く製品のリー
ク電流を引き起こす。
リコン基板８を用意する（第３図（ａ））。仄に既知の
方法例えば四塩化シリコンを使用し１ｔ７０’ｏで１ｑ
さ１０μ叱抵抗５ｊｌ’ＣｍのＮ型シリコン結晶９をエ
ピタキシャル成長する（第３図（ｂ））。しかるときシ
リコン基板の１浚素析出核（内部欠陥核）は溶解してそ
の密度は非常に少なくなってし寸う。次に半導体素子形
成のための熱処理をｈ山丁ことによりエピタキシャル層
９には１俊素が含まれていないので４１℃欠陥層となる
が、シリコン基板８にも内部欠陥は形成されない（第３
図（Ｃ））。もしくは、極く僅かに形成されるたけであ
りゲッタリング効果がなく汚染に対して弱く製品のリー
ク電流を引き起こす。
以上のように、従来の方法では半導体素子形成のための
熱履歴に合せて酸素濃度、内部欠陥形成のための熱処理
を選択する必要があった。極く僅かでも最適１直をはず
れるとソリコンノ香１反表［川に寸で欠陥が発生してし
まったり、ゲッタリング＼υ釆がなくなってし甘い半゛
導体素子を劣化きせ歩留りの低下、品・戊の低下を招く
間頑があった。
熱履歴に合せて酸素濃度、内部欠陥形成のための熱処理
を選択する必要があった。極く僅かでも最適１直をはず
れるとソリコンノ香１反表［川に寸で欠陥が発生してし
まったり、ゲッタリング＼υ釆がなくなってし甘い半゛
導体素子を劣化きせ歩留りの低下、品・戊の低下を招く
間頑があった。
本発明ｆｄ−ヒ１［シ欠点を除き、特にシリコン結晶に
＊ ｆ： し／’ｌ （ｔｉ 素（Ｄ ｈａ ＩＪ３ｉ
を（’Ｊ ｌ 〕＋ ホ０７ （７） （ｄ ＩＪ’、
ｌｊを（，１：ｔ）。
＊ ｆ： し／’ｌ （ｔｉ 素（Ｄ ｈａ ＩＪ３ｉ
を（’Ｊ ｌ 〕＋ ホ０７ （７） （ｄ ＩＪ’、
ｌｊを（，１：ｔ）。
へ型不純吻のイ堝度をＣＩ−’）としたときＵ）ン〔１
３〕≧〔Ｏ１〕≧ｌ ４ Ｘ ］、 Ｑ１７ （１７７
Ｌ−３のへ型基板にシリコンエピタキシャル結晶を成長
し、テノ（イスプロセスを経るだけで基板には極めて高
密度の内部欠陥が形成されエピタキシャル層およびエピ
タキシャル層表面には欠陥が形成されることなく半導体
素子のリーク電流を極めて低く抑える都ができ半導体素
子の劣化を防ぎ高歩留り高品質の半導体装置を？Ｆ）る
ことができる。
３〕≧〔Ｏ１〕≧ｌ ４ Ｘ ］、 Ｑ１７ （１７７
Ｌ−３のへ型基板にシリコンエピタキシャル結晶を成長
し、テノ（イスプロセスを経るだけで基板には極めて高
密度の内部欠陥が形成されエピタキシャル層およびエピ
タキシャル層表面には欠陥が形成されることなく半導体
素子のリーク電流を極めて低く抑える都ができ半導体素
子の劣化を防ぎ高歩留り高品質の半導体装置を？Ｆ）る
ことができる。
本発明はシリコン結晶中の１賀話の濃度を〔す１〕・ボ
ロンの濃度を〔１３〕とすると、（１：ｉ：］≧（（Ｊ
ｉ）≧１４Ｘ１０１７としたときシリコン結晶中に極め
て高・ソ肛の内部欠陥が形成され易いことを見出した。
ロンの濃度を〔１３〕とすると、（１：ｉ：］≧（（Ｊ
ｉ）≧１４Ｘ１０１７としたときシリコン結晶中に極め
て高・ソ肛の内部欠陥が形成され易いことを見出した。
しかしＮ型シリコン結晶を必要とする半導体装置にばこ
の丑までは適用できないかへ型不純吻のｌ鷹Ｉ８二をＣ
Ｄ ）として（ＩＪ）＞（Ｂ）≧（（Ｊ’ｉ：ｌ≧１４
ＸＩＯ１７とすることで適用用となる。
の丑までは適用できないかへ型不純吻のｌ鷹Ｉ８二をＣ
Ｄ ）として（ＩＪ）＞（Ｂ）≧（（Ｊ’ｉ：ｌ≧１４
ＸＩＯ１７とすることで適用用となる。
本発明の」梗造方法は、シリコン結晶中にＳ壕れる１１
り素の（鏝度を［（Ｊｉ）、ボロンの１嫂度を〔Ｂ〕。
り素の（鏝度を［（Ｊｉ）、ボロンの１嫂度を〔Ｂ〕。
Ｎを不純吻の４度を（Ｄ）としたとき（ＩＪ）＞［Ｂ：
］≧〔Ｏ１〕≧１４ＸＩＯｃＩｒＬ のＮｕ基板上に７
リコンエピタキゾヤル結晶を成長する工程と、該シリコ
ンエピタキシャル結晶に半導体装置を構成する素子を形
成する工程とを言むことを特徴とするものである。
］≧〔Ｏ１〕≧１４ＸＩＯｃＩｒＬ のＮｕ基板上に７
リコンエピタキゾヤル結晶を成長する工程と、該シリコ
ンエピタキシャル結晶に半導体装置を構成する素子を形
成する工程とを言むことを特徴とするものである。
以下夷ｊｌ布例に基つき本発明を詳ｄｌｌＫ説明する。
第４Ｉン１は本うら明の方法を実用した場合の７リコン
基数およびシリコンエピタキシャル層の１新面図である
。丑ず、１９すえば唆素のｌ眞変が１５ Ｘ ｌ ０１
７ＣｒＩＬＩボロンの４度が３ＸＩＱ Ｃｒ／Ｌ
ｌアンチモンの７１ Ｗｆが６ ＸＩ Ｑ”’ ＣｎＬ
”のＮ型シリコン基板１０を用意する（第４図（ａ））
。次に既知の方法で、例えば四塩化シリコンを使用し１
１７０″Ｃの温度で厚さ１０ ｔｔ ｍ ＋比抵抗５Ｑ
−ｃｘのへ型シリコン結晶１１を成長する（第４図（１
）） 、）。次に半導体素子を形成するための工程を経
る（４４図（Ｃ））。しかる時には各種熱処理が加えら
れるのでＮ型帖阪１．０内に内部欠陥１２が形成される
。このとｎ（Ｂ）≧［（Ｊｉ）≧１４Ｘ１０ Ｃ７’
Ｌ であるためにエピタキシャルウェハにもかかわら
ず極めて商に’ｊ １＄１に内部穴・陥１２が形成され
る。また、エビタギソヤル層１１ｆｄ酸素が含まれてい
ないので内部穴１狛は発生せず半ｉｊ％体素子形成ｋｑ
域（エピタキシャル層１１）は完全な無欠陥層と−Ｃ＠
る。
基数およびシリコンエピタキシャル層の１新面図である
。丑ず、１９すえば唆素のｌ眞変が１５ Ｘ ｌ ０１
７ＣｒＩＬＩボロンの４度が３ＸＩＱ Ｃｒ／Ｌ
ｌアンチモンの７１ Ｗｆが６ ＸＩ Ｑ”’ ＣｎＬ
”のＮ型シリコン基板１０を用意する（第４図（ａ））
。次に既知の方法で、例えば四塩化シリコンを使用し１
１７０″Ｃの温度で厚さ１０ ｔｔ ｍ ＋比抵抗５Ｑ
−ｃｘのへ型シリコン結晶１１を成長する（第４図（１
）） 、）。次に半導体素子を形成するための工程を経
る（４４図（Ｃ））。しかる時には各種熱処理が加えら
れるのでＮ型帖阪１．０内に内部欠陥１２が形成される
。このとｎ（Ｂ）≧［（Ｊｉ）≧１４Ｘ１０ Ｃ７’
Ｌ であるためにエピタキシャルウェハにもかかわら
ず極めて商に’ｊ １＄１に内部穴・陥１２が形成され
る。また、エビタギソヤル層１１ｆｄ酸素が含まれてい
ないので内部穴１狛は発生せず半ｉｊ％体素子形成ｋｑ
域（エピタキシャル層１１）は完全な無欠陥層と−Ｃ＠
る。
なお、上記実施例の説明はシリコンノＭ・成牛の・９シ
素のイ農度（（Ｊｉ）＝ｔｓｘｔｏ ｃｍ、 ＋ボ
ロンの１．”葎１及（Ｂ）−３ｘＩＢ ｃｒｎ 、
アンチモンのｔｎ Ｕ Ｃ，Ｄ） −６ｘ１０１８であ
るが［Ｌｌ：］＞［Ｂ：］≧（（Ｊｉ）≧１４Ｘ１０１
７であれば良い。また、エピタキシャル層し方法、成長
層の厚さおよび比抵抗（ｒｉ問わない。
素のイ農度（（Ｊｉ）＝ｔｓｘｔｏ ｃｍ、 ＋ボ
ロンの１．”葎１及（Ｂ）−３ｘＩＢ ｃｒｎ 、
アンチモンのｔｎ Ｕ Ｃ，Ｄ） −６ｘ１０１８であ
るが［Ｌｌ：］＞［Ｂ：］≧（（Ｊｉ）≧１４Ｘ１０１
７であれば良い。また、エピタキシャル層し方法、成長
層の厚さおよび比抵抗（ｒｉ問わない。
以上詳細に説明したように本発明によれは、表面無欠陥
層を確実に形成でき、内部欠陥は極めて高ぞ度に形成で
きると共にプロセスの許容＃ｉｉ！四が広くなり、形成
した半導体素子のり−ク［Ｅ流を極めて低くおさえるこ
とができ、高歩留り、商品・改の半導体−Ａ１６を得る
ことができる。
層を確実に形成でき、内部欠陥は極めて高ぞ度に形成で
きると共にプロセスの許容＃ｉｉ！四が広くなり、形成
した半導体素子のり−ク［Ｅ流を極めて低くおさえるこ
とができ、高歩留り、商品・改の半導体−Ａ１６を得る
ことができる。
４ 図１川の間＠ｉな１況明
Ｏｊ １図（ａ）〜（ｂ） 、 、４％ ２図（ａ）〜
（Ｃ）及び車３図（ａ）〜（Ｃ）は従来の製造方法によ
る主要工程概１１１６断聞図、第４図Ｃ８）〜（Ｃ）は
本発明の一実〆へ例による製造方法の主要工程概１洛断
面図である。
（Ｃ）及び車３図（ａ）〜（Ｃ）は従来の製造方法によ
る主要工程概１１１６断聞図、第４図Ｃ８）〜（Ｃ）は
本発明の一実〆へ例による製造方法の主要工程概１洛断
面図である。
１．４，８．１０・・・・・・シリコン基板、２Ｉ６＋
１２・・・・・・内部欠陥、３，７・・・・・・表面欠
陥、５・・・・・・内１都欠陥核、９．１１・・・・・
・エピタキシャル結晶。
１２・・・・・・内部欠陥、３，７・・・・・・表面欠
陥、５・・・・・・内１都欠陥核、９．１１・・・・・
・エピタキシャル結晶。
第 ／ 図 （，２）
、？
り） ／ 図（ｂ）
冷ち ２ 瓜ｎ （ａ）
外 ｚ 図（ｂ）
第 ？ 図とＣノ
負４３ 図 （ａ）
第３図（ｂ）
Ｆり３ 図 （Ｃ）
Claims (1)
- 【特許請求の範囲】 シリコン結晶中に沈マれる酸素の麟度を（（Ｊｉ）。 ボ′ロンの濃度を（Ｂ）、Ｎ型不純吻の濃度を（ＪＪ）
と表わしたとき、（ＩＪ〕＞（Ｂ）≧〔Ｏｌ）≧１４Ｘ
１０１７Ｃｎｖ３のＮ型基板上にシリコンエピタキシャ
ル結晶を成員させる工程と、該シリコンエピタキシャル
結晶に半導体装置を構成する素子を形成する工程とを含
むことを特徴とする半導体装置の製造方法。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP57164454A JPS5954220A (ja) | 1982-09-21 | 1982-09-21 | 半導体装置の製造方法 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP57164454A JPS5954220A (ja) | 1982-09-21 | 1982-09-21 | 半導体装置の製造方法 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPS5954220A true JPS5954220A (ja) | 1984-03-29 |
| JPS6312376B2 JPS6312376B2 (ja) | 1988-03-18 |
Family
ID=15793477
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP57164454A Granted JPS5954220A (ja) | 1982-09-21 | 1982-09-21 | 半導体装置の製造方法 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS5954220A (ja) |
Cited By (4)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS63104322A (ja) * | 1986-10-21 | 1988-05-09 | Toshiba Corp | エピタキシヤルウエ−ハ |
| JPH04237134A (ja) * | 1991-01-22 | 1992-08-25 | Nec Corp | エピタキシャルウェハーの製造方法 |
| US5734195A (en) * | 1993-03-30 | 1998-03-31 | Sony Corporation | Semiconductor wafer for epitaxially grown devices having a sub-surface getter region |
| US9004269B2 (en) | 2011-01-13 | 2015-04-14 | Tsubakimoto Chain Company | Conveyor chain |
-
1982
- 1982-09-21 JP JP57164454A patent/JPS5954220A/ja active Granted
Cited By (6)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS63104322A (ja) * | 1986-10-21 | 1988-05-09 | Toshiba Corp | エピタキシヤルウエ−ハ |
| JPH04237134A (ja) * | 1991-01-22 | 1992-08-25 | Nec Corp | エピタキシャルウェハーの製造方法 |
| US5734195A (en) * | 1993-03-30 | 1998-03-31 | Sony Corporation | Semiconductor wafer for epitaxially grown devices having a sub-surface getter region |
| US5874348A (en) * | 1993-03-30 | 1999-02-23 | Sony Corporation | Semiconductor wafer and method of manufacturing same |
| US6140213A (en) * | 1993-03-30 | 2000-10-31 | Sony Corporation | Semiconductor wafer and method of manufacturing same |
| US9004269B2 (en) | 2011-01-13 | 2015-04-14 | Tsubakimoto Chain Company | Conveyor chain |
Also Published As
| Publication number | Publication date |
|---|---|
| JPS6312376B2 (ja) | 1988-03-18 |
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