JPS5982717A - 半導体装置の製造方法 - Google Patents
半導体装置の製造方法Info
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- JPS5982717A JPS5982717A JP57193193A JP19319382A JPS5982717A JP S5982717 A JPS5982717 A JP S5982717A JP 57193193 A JP57193193 A JP 57193193A JP 19319382 A JP19319382 A JP 19319382A JP S5982717 A JPS5982717 A JP S5982717A
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- silicon
- oxygen
- concentration
- crystal
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- H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
- H10P—GENERIC PROCESSES OR APPARATUS FOR THE MANUFACTURE OR TREATMENT OF DEVICES COVERED BY CLASS H10
- H10P14/00—Formation of materials, e.g. in the shape of layers or pillars
- H10P14/20—Formation of materials, e.g. in the shape of layers or pillars of semiconductor materials
- H10P14/29—Formation of materials, e.g. in the shape of layers or pillars of semiconductor materials characterised by the substrates
- H10P14/2901—Materials
- H10P14/2902—Materials being Group IVA materials
- H10P14/2905—Silicon, silicon germanium or germanium
-
- H—ELECTRICITY
- H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
- H10P—GENERIC PROCESSES OR APPARATUS FOR THE MANUFACTURE OR TREATMENT OF DEVICES COVERED BY CLASS H10
- H10P14/00—Formation of materials, e.g. in the shape of layers or pillars
- H10P14/20—Formation of materials, e.g. in the shape of layers or pillars of semiconductor materials
- H10P14/24—Formation of materials, e.g. in the shape of layers or pillars of semiconductor materials using chemical vapour deposition [CVD]
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- H—ELECTRICITY
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- H10P—GENERIC PROCESSES OR APPARATUS FOR THE MANUFACTURE OR TREATMENT OF DEVICES COVERED BY CLASS H10
- H10P14/00—Formation of materials, e.g. in the shape of layers or pillars
- H10P14/20—Formation of materials, e.g. in the shape of layers or pillars of semiconductor materials
- H10P14/34—Deposited materials, e.g. layers
- H10P14/3402—Deposited materials, e.g. layers characterised by the chemical composition
- H10P14/3404—Deposited materials, e.g. layers characterised by the chemical composition being Group IVA materials
- H10P14/3411—Silicon, silicon germanium or germanium
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
本発明は半導体装置の製造方法、特にゲッタリング方法
に関する。
に関する。
本発明の製造方法によれば特に半導体素子のリーク電流
を極めて低く抑える事ができ、半導体素子特性の劣化を
防ぎ高歩留や、高品質の半導体装置を得ることができる
。従来の方法では、デバイスプロセスの熱履歴によシリ
コン基板上る酸素が析出し内部欠陥８表面欠陥として現
われてしまう。内部欠陥はゲッタリング効果で有効であ
るが表面欠陥は半導体素子の特性、歩留りの低下の原因
と々ってしまう。
を極めて低く抑える事ができ、半導体素子特性の劣化を
防ぎ高歩留や、高品質の半導体装置を得ることができる
。従来の方法では、デバイスプロセスの熱履歴によシリ
コン基板上る酸素が析出し内部欠陥８表面欠陥として現
われてしまう。内部欠陥はゲッタリング効果で有効であ
るが表面欠陥は半導体素子の特性、歩留りの低下の原因
と々ってしまう。
表面欠陥を除去するためデバイスプロセス中あるいは前
に表面無欠陥層の形成および内部欠陥形成のための熱処
理を施す方法、所謂イントリンシックゲッタリング（Ｉ
Ｇ）技術がある。しかし、ＩＧ処理には務々の制約があ
る。例えば、シリコン基板中の酸素濃度の最適化、無欠
陥層および内部欠陥形成のための熱処理とデバイスプロ
セスとの適性化等がそれである。
に表面無欠陥層の形成および内部欠陥形成のための熱処
理を施す方法、所謂イントリンシックゲッタリング（Ｉ
Ｇ）技術がある。しかし、ＩＧ処理には務々の制約があ
る。例えば、シリコン基板中の酸素濃度の最適化、無欠
陥層および内部欠陥形成のための熱処理とデバイスプロ
セスとの適性化等がそれである。
酸素濃度、熱処理の選択を極く僅かでも誤ると内部欠陥
が表面とまで到達してしまったシ、内部欠陥が形成され
なかったりして半導体素子の特性が劣化し、製造上の歩
留夛と品質が低下する問題があった。
が表面とまで到達してしまったシ、内部欠陥が形成され
なかったりして半導体素子の特性が劣化し、製造上の歩
留夛と品質が低下する問題があった。
また、表面欠陥を除去する方法としてエピタキシャルウ
エバーを使う方法もあるが、既知のエピタキシャル成長
は一般に１０００″Ｃ以上の高温で行うためシリコン基
板中の酸素の析出核（内部欠陥核）が溶解してしまい内
部欠陥密度を上げることには限界があった。
エバーを使う方法もあるが、既知のエピタキシャル成長
は一般に１０００″Ｃ以上の高温で行うためシリコン基
板中の酸素の析出核（内部欠陥核）が溶解してしまい内
部欠陥密度を上げることには限界があった。
第１図は従来の製造方法を用いた場合のシリコンウェハ
の断面図である。先ず、シリコン結晶中の酸素の凝度が
１８Ｘ１０′？ｔｙｎ−３のＰ型シリコン基板ｘｌｒ：
用意する（第１図（ａ））。その彼、半導体素子を形成
するための種々の熱処理を経ることによりシリコン基板
ｌには酸素起因の内部欠陥２および表面欠陥３が形成さ
れてしまう（第１図（ｂｌ ） 。
の断面図である。先ず、シリコン結晶中の酸素の凝度が
１８Ｘ１０′？ｔｙｎ−３のＰ型シリコン基板ｘｌｒ：
用意する（第１図（ａ））。その彼、半導体素子を形成
するための種々の熱処理を経ることによりシリコン基板
ｌには酸素起因の内部欠陥２および表面欠陥３が形成さ
れてしまう（第１図（ｂｌ ） 。
第２図は、表面欠陥を除去するためＩＧ熱処理施した場
合のシリコンウェハの断面図である。例えは、シリコン
結晶中の酸素の濃度が１９Ｘ１０”（ｍ−”のＰ型シリ
コン基板４を用意する（第２図（ａ））。先ず、１２０
０°Ｃの温度で３時間の熱処理を施しクリコン基板４表
面の酸素を外方拡散させ表面付近の酸素の濃度を下げ、
さらに７５０℃の温度で１０時間の熱処理を施し内部欠
陥核５を成長させる（第２図（ｂ））。しかるのち半導
体素子を形成するための種々の熱処理を経ることにより
、シリコン基板４中に内部欠陥６が形成される（第２図
（ｃｌ）。本例の場合シリコン結晶中の酸素濃度が高い
ためにシリコン基板４の表面にまで欠陥７が到達してし
まう。
合のシリコンウェハの断面図である。例えは、シリコン
結晶中の酸素の濃度が１９Ｘ１０”（ｍ−”のＰ型シリ
コン基板４を用意する（第２図（ａ））。先ず、１２０
０°Ｃの温度で３時間の熱処理を施しクリコン基板４表
面の酸素を外方拡散させ表面付近の酸素の濃度を下げ、
さらに７５０℃の温度で１０時間の熱処理を施し内部欠
陥核５を成長させる（第２図（ｂ））。しかるのち半導
体素子を形成するための種々の熱処理を経ることにより
、シリコン基板４中に内部欠陥６が形成される（第２図
（ｃｌ）。本例の場合シリコン結晶中の酸素濃度が高い
ためにシリコン基板４の表面にまで欠陥７が到達してし
まう。
一般的に、半導体素子を形成するための熱処理が高温要
時間になるに従い、あるいはシリコン基板中の酸素の濃
度が極度に高い場合には表面にまで内部欠陥が伸張して
くることがある。また、酸素濃度が低すぎる場合には、
内部欠陥が形成されないことがある。いずれにしろ適当
な酸素濃度、ＩＧ熱処理選択する必要があり選択を誤る
と、製品のリーク電流を引き起こす原因となっている。
時間になるに従い、あるいはシリコン基板中の酸素の濃
度が極度に高い場合には表面にまで内部欠陥が伸張して
くることがある。また、酸素濃度が低すぎる場合には、
内部欠陥が形成されないことがある。いずれにしろ適当
な酸素濃度、ＩＧ熱処理選択する必要があり選択を誤る
と、製品のリーク電流を引き起こす原因となっている。
第３図はＩＧ核技術同様に表面欠陥を除去する技術テあ
るエピタキシャルウエノ・を使った場合のシリコン基板
とエピタキシャル層の断面図である。
るエピタキシャルウエノ・を使った場合のシリコン基板
とエピタキシャル層の断面図である。
先ず、例えば、酸素濃度が１６Ｘ１０”ｃＩＩＬ のＰ
型シリコン基板８を用意する（第３図（ａ））。次に既
知の方法例えば四塩化シリコンを使用し１１７０℃で厚
さ１０μ、比払抗５５−Ｃｍ のＰ型シリコン結晶９
をエピタキシャル成長する（第３図（ｂ＋ ） ０しか
るとき、シリコン基板の酸素析出核（内部欠陥核）は溶
解してその密度は非常に少なくなってしまう。次に、半
導体素子形成のための熱処理を施すことによりエピタキ
シャル層９には酸素が含まれていないので無欠陥層とな
るが、シリコン基板８にも内部欠陥は形成されない（第
３図（ｃｌ ） 。
型シリコン基板８を用意する（第３図（ａ））。次に既
知の方法例えば四塩化シリコンを使用し１１７０℃で厚
さ１０μ、比払抗５５−Ｃｍ のＰ型シリコン結晶９
をエピタキシャル成長する（第３図（ｂ＋ ） ０しか
るとき、シリコン基板の酸素析出核（内部欠陥核）は溶
解してその密度は非常に少なくなってしまう。次に、半
導体素子形成のための熱処理を施すことによりエピタキ
シャル層９には酸素が含まれていないので無欠陥層とな
るが、シリコン基板８にも内部欠陥は形成されない（第
３図（ｃｌ ） 。
もしくは、極〈僅かに形成されるだけでありゲッタリン
グ効果がなく汚染に対して弱く製品のリーク電流を引き
起こす。
グ効果がなく汚染に対して弱く製品のリーク電流を引き
起こす。
以上のように、従来の方法では半導体素子形成のための
熱履歴に合せて酸素濃度、内部欠陥形成のための熱処理
を選択する必要があった。極く僅かでも赦適値をはずれ
るとシリコン基板表面にまで欠陥が発生してしまっタフ
、ゲッタリング効果がなくなってしまい半導体素子を劣
化させ歩留りの低下、品質の低下を招く問題があった。
熱履歴に合せて酸素濃度、内部欠陥形成のための熱処理
を選択する必要があった。極く僅かでも赦適値をはずれ
るとシリコン基板表面にまで欠陥が発生してしまっタフ
、ゲッタリング効果がなくなってしまい半導体素子を劣
化させ歩留りの低下、品質の低下を招く問題があった。
本発明は上記欠点を除き、特にシリコン結晶に含まれる
酸素の濃度を〔Ｏ１９、炭素の濃度を〔Ｃ８〕５− としたとき、〔Ｃ８〕≧〔Ｏ１〕≧１４×ｌＯｃＩｎ
のシリコン基板にシリコンエピタキシャル結晶を成長し
、デバイスプロセスを経るだけで基板には極めて高密度
の内部欠陥が形成されエピタキシャル層およびエピタキ
シャル層表面には欠陥が形成されることなく半導体素子
のリーク電流を極めて低く抑える事ができ半導体素子の
劣化を防ぎ高歩留シ高品質の半導体装置を得ることがで
きる。
酸素の濃度を〔Ｏ１９、炭素の濃度を〔Ｃ８〕５− としたとき、〔Ｃ８〕≧〔Ｏ１〕≧１４×ｌＯｃＩｎ
のシリコン基板にシリコンエピタキシャル結晶を成長し
、デバイスプロセスを経るだけで基板には極めて高密度
の内部欠陥が形成されエピタキシャル層およびエピタキ
シャル層表面には欠陥が形成されることなく半導体素子
のリーク電流を極めて低く抑える事ができ半導体素子の
劣化を防ぎ高歩留シ高品質の半導体装置を得ることがで
きる。
本発明者は、シリコン結晶中の酸素の濃度を（Ｏｉ）、
炭素の濃度を（Ｃｓ）とすると、（Ｃｓ）≧〔Ｏ１〕≧
１４刈Ｑ”ｃｒＩＬ−３とＬＪＣとき、７ ＋） コｙ
結晶中に極めて高密度の内部欠陥が形成され、しかも
形成され易いことを見出した。本発明の製造方法は、シ
リコン結晶中に含まれる酸素の濃度を〔Ｏ１９、炭素の
濃度を（Ｃｓ）としたとき（Ｃｓ）≧〔Ｏ１〕≧１４Ｘ
Ｉ ＱｌｆｆｃＩｒＬ−３のシリコン基板上にシリコ
ンエピタキシャル結晶を成長する工程と、該シリコンエ
ピタキシャル結晶に半導体装置ヲ構成する素子を形成す
る工程とを含むことを特徴とするものである。
炭素の濃度を（Ｃｓ）とすると、（Ｃｓ）≧〔Ｏ１〕≧
１４刈Ｑ”ｃｒＩＬ−３とＬＪＣとき、７ ＋） コｙ
結晶中に極めて高密度の内部欠陥が形成され、しかも
形成され易いことを見出した。本発明の製造方法は、シ
リコン結晶中に含まれる酸素の濃度を〔Ｏ１９、炭素の
濃度を（Ｃｓ）としたとき（Ｃｓ）≧〔Ｏ１〕≧１４Ｘ
Ｉ ＱｌｆｆｃＩｒＬ−３のシリコン基板上にシリコ
ンエピタキシャル結晶を成長する工程と、該シリコンエ
ピタキシャル結晶に半導体装置ヲ構成する素子を形成す
る工程とを含むことを特徴とするものである。
６一
以下実施例に基づき本発明の詳細な説明する。
第４図は本発明の方法全実施した場合のシリコン、ｆ：
＆およびシリコンエピタキシャル層の断面図である。ま
ず、例えば酸素の濃度が１．５ＸＩ Ｑ”ｃｒｆＬ−３
炭素の濃ル′がｌ ５ Ｘ １０”ｃｍ−３のＰ型シリ
コン基板１０を用倉する（第４図（ａ））。次に既知の
方法で例えば四塩化シリコンを使用し１１７０″Ｃの温
度で厚さ１０μｍ、比抵抗５ｓ″′のＰ８１！シリコン
結晶１１を成長する（第４図（ｂＪ ）。次に半導体素
子を形成するための工程を経る（第４図（Ｃ））。しか
る時には各ｆ＋ｉｉｔ熱処理が加えられるのでＰ型基板
１０内に内部欠陥１２が形成される。このとき（Ｃｓ）
≧〔Ｏ１〕≧１４Ｘ １０”ｃｒｎ−３であるために、
エピタキシャルウェハにもかかわらず極めて高密度に内
部欠陥１２が形成される。また、エピタキシャル層１１
は酸素が宮まれていないので内部欠陥は発生せず半導体
素子形成領域（エピタキシャル層１１）は完全な無欠陥
層とできる。
＆およびシリコンエピタキシャル層の断面図である。ま
ず、例えば酸素の濃度が１．５ＸＩ Ｑ”ｃｒｆＬ−３
炭素の濃ル′がｌ ５ Ｘ １０”ｃｍ−３のＰ型シリ
コン基板１０を用倉する（第４図（ａ））。次に既知の
方法で例えば四塩化シリコンを使用し１１７０″Ｃの温
度で厚さ１０μｍ、比抵抗５ｓ″′のＰ８１！シリコン
結晶１１を成長する（第４図（ｂＪ ）。次に半導体素
子を形成するための工程を経る（第４図（Ｃ））。しか
る時には各ｆ＋ｉｉｔ熱処理が加えられるのでＰ型基板
１０内に内部欠陥１２が形成される。このとき（Ｃｓ）
≧〔Ｏ１〕≧１４Ｘ １０”ｃｒｎ−３であるために、
エピタキシャルウェハにもかかわらず極めて高密度に内
部欠陥１２が形成される。また、エピタキシャル層１１
は酸素が宮まれていないので内部欠陥は発生せず半導体
素子形成領域（エピタキシャル層１１）は完全な無欠陥
層とできる。
なお、上記実施例の説明はシリコン基板中の酸素の濃度
（Ｏｆ）＝１５Ｘ１０１７ｃＩｒＬ−３、炭素（７）濃
１ｆ（：Ｃ８）７− ＝１．５Ｘ１０”’ｔｌ”あるが（Ｃｓ）≧〔Ｏ１〕≧
１４Ｘ１０Ｉ７儒 であれば良い。また、シリコン結晶
の導伝型エピタキシャル成長方法、成長層の厚さ、およ
び比抵抗は問わない。
（Ｏｆ）＝１５Ｘ１０１７ｃＩｒＬ−３、炭素（７）濃
１ｆ（：Ｃ８）７− ＝１．５Ｘ１０”’ｔｌ”あるが（Ｃｓ）≧〔Ｏ１〕≧
１４Ｘ１０Ｉ７儒 であれば良い。また、シリコン結晶
の導伝型エピタキシャル成長方法、成長層の厚さ、およ
び比抵抗は問わない。
以上詳細に説明した様に本発明によれは表面無欠陥層を
確実に形成でき、内部欠陥は極めて甚密度に形成できる
と共にプロセスの許容範囲が広くなシ形成した半導体素
子のリーク電流を極めて低くおさえることができ、高歩
留り、高品質の半導体装置を得ることができる。
確実に形成でき、内部欠陥は極めて甚密度に形成できる
と共にプロセスの許容範囲が広くなシ形成した半導体素
子のリーク電流を極めて低くおさえることができ、高歩
留り、高品質の半導体装置を得ることができる。
第１図（ａ）〜（ｂ）、第２図（ａＪ 〜（Ｃ１および
第３図（ａ）〜（Ｃ１は従来の製造方法による主要な工
程概略図、第４図（ａＪ〜（Ｃｌは本発明の一実施例に
よる製造方法の主要工程概略図である。 １．４，８．１０・・・・・・シリコン基板、２，６．
１２ ・・・・・・内部欠陥、３，７・・・・・・表面
欠陥、５・・・・・・内部次第１ 切（α） 第１ 昭（ｂ） 泉２ 目（の） 泉２０Ｃｂ） 単２図（Ｃ） 本３闇（α） Ｃ俺′
第３図（ａ）〜（Ｃ１は従来の製造方法による主要な工
程概略図、第４図（ａＪ〜（Ｃｌは本発明の一実施例に
よる製造方法の主要工程概略図である。 １．４，８．１０・・・・・・シリコン基板、２，６．
１２ ・・・・・・内部欠陥、３，７・・・・・・表面
欠陥、５・・・・・・内部次第１ 切（α） 第１ 昭（ｂ） 泉２ 目（の） 泉２０Ｃｂ） 単２図（Ｃ） 本３闇（α） Ｃ俺′
Claims (1)
- 【特許請求の範囲】 シリコン結晶中に含まれる酸素の濃度を〔Ｏｉ〕炭素の
濃度を〔Ｃ８〕と表わしたとき、〔Ｃ８〕≧１４×ｌＱ
”ｃｒＩＬ−”のシリコン基板上にシリコンエピタキシ
ャル結晶を成長させる工程と、該シリコンエピタキシャ
ル結晶に半導体装偵ヲ構成する素子を形成する工程とを
含むことを特徴とする半導体装置の製造方法。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP57193193A JPS5982717A (ja) | 1982-11-02 | 1982-11-02 | 半導体装置の製造方法 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP57193193A JPS5982717A (ja) | 1982-11-02 | 1982-11-02 | 半導体装置の製造方法 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPS5982717A true JPS5982717A (ja) | 1984-05-12 |
Family
ID=16303848
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP57193193A Pending JPS5982717A (ja) | 1982-11-02 | 1982-11-02 | 半導体装置の製造方法 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS5982717A (ja) |
Cited By (4)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS63227026A (ja) * | 1987-03-17 | 1988-09-21 | Fujitsu Ltd | シリコン結晶基板のゲツタリング方法 |
| US5539245A (en) * | 1991-11-18 | 1996-07-23 | Mitsubishi Materials Silicon Corporation | Semiconductor substrate having a gettering layer |
| JPH1050715A (ja) * | 1996-07-29 | 1998-02-20 | Sumitomo Sitix Corp | シリコンウェーハとその製造方法 |
| JP2002176058A (ja) * | 2000-12-11 | 2002-06-21 | Sumitomo Metal Ind Ltd | シリコン半導体基板の製造方法 |
-
1982
- 1982-11-02 JP JP57193193A patent/JPS5982717A/ja active Pending
Cited By (4)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS63227026A (ja) * | 1987-03-17 | 1988-09-21 | Fujitsu Ltd | シリコン結晶基板のゲツタリング方法 |
| US5539245A (en) * | 1991-11-18 | 1996-07-23 | Mitsubishi Materials Silicon Corporation | Semiconductor substrate having a gettering layer |
| JPH1050715A (ja) * | 1996-07-29 | 1998-02-20 | Sumitomo Sitix Corp | シリコンウェーハとその製造方法 |
| JP2002176058A (ja) * | 2000-12-11 | 2002-06-21 | Sumitomo Metal Ind Ltd | シリコン半導体基板の製造方法 |
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