JPS5954331A - ２入力ゲ−ト回路 - Google Patents
２入力ゲ−ト回路Info
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- JPS5954331A JPS5954331A JP57165506A JP16550682A JPS5954331A JP S5954331 A JPS5954331 A JP S5954331A JP 57165506 A JP57165506 A JP 57165506A JP 16550682 A JP16550682 A JP 16550682A JP S5954331 A JPS5954331 A JP S5954331A
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- Japan
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- drain
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- circuit
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- 101150079361 fet5 gene Proteins 0.000 abstract 1
- 238000010586 diagram Methods 0.000 description 6
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- 239000013256 coordination polymer Substances 0.000 description 1
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Classifications
-
- H—ELECTRICITY
- H03—ELECTRONIC CIRCUITRY
- H03K—PULSE TECHNIQUE
- H03K19/00—Logic circuits, i.e. having at least two inputs acting on one output; Inverting circuits
- H03K19/02—Logic circuits, i.e. having at least two inputs acting on one output; Inverting circuits using specified components
- H03K19/08—Logic circuits, i.e. having at least two inputs acting on one output; Inverting circuits using specified components using semiconductor devices
- H03K19/094—Logic circuits, i.e. having at least two inputs acting on one output; Inverting circuits using specified components using semiconductor devices using field-effect transistors
- H03K19/0944—Logic circuits, i.e. having at least two inputs acting on one output; Inverting circuits using specified components using semiconductor devices using field-effect transistors using MOSFET or insulated gate field-effect transistors, i.e. IGFET
- H03K19/09441—Logic circuits, i.e. having at least two inputs acting on one output; Inverting circuits using specified components using semiconductor devices using field-effect transistors using MOSFET or insulated gate field-effect transistors, i.e. IGFET of the same canal type
- H03K19/09443—Logic circuits, i.e. having at least two inputs acting on one output; Inverting circuits using specified components using semiconductor devices using field-effect transistors using MOSFET or insulated gate field-effect transistors, i.e. IGFET of the same canal type using a combination of enhancement and depletion transistors
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Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
ｒ産業Ｌの利用分野〕 □
本発明はデジタル回路（−多用される２人力ゲート回賂
に関Ｔ ’：ｌ，， □ □〔従来技術〕
′ □ 第１図は２人力ゲート回路の利用例を示したもので４’
１ ｊｙ．び上分周動作？行う分局器が例示されて
いる。との第１図に於ｃ ｉ （１１＋（１２１（１３
１は縦続接続されたフリップフロツブ面路．０４）はＮ
Ｏ’Ｒゲート。
に関Ｔ ’：ｌ，， □ □〔従来技術〕
′ □ 第１図は２人力ゲート回路の利用例を示したもので４’
１ ｊｙ．び上分周動作？行う分局器が例示されて
いる。との第１図に於ｃ ｉ （１１＋（１２１（１３
１は縦続接続されたフリップフロツブ面路．０４）はＮ
Ｏ’Ｒゲート。
（ｌ５）はＡＮ’Ｄゲート，（Ｃ″Ｐ）はクロッ□り入
力、（Ｖ ｏ ｕ Ｔ ）’！＝を分’ ｍ 器出力
（ ’Ｖ’ｃ ） ｝Ｊ． ’（− ＊” ”換え入
力でｆ，６。第２図はこの分局動作ン示Ｔ真理値表であ
ろう初期状態どして各フリツブフロップ＋ａ＋ 路ａ
ｖ ｛１２＋ （１ ３＋ ノ’ｔｂ刀（Ｑ，、Ｑ２．
Ｑ３）が〔０。
力、（Ｖ ｏ ｕ Ｔ ）’！＝を分’ ｍ 器出力
（ ’Ｖ’ｃ ） ｝Ｊ． ’（− ＊” ”換え入
力でｆ，６。第２図はこの分局動作ン示Ｔ真理値表であ
ろう初期状態どして各フリツブフロップ＋ａ＋ 路ａ
ｖ ｛１２＋ （１ ３＋ ノ’ｔｂ刀（Ｑ，、Ｑ２．
Ｑ３）が〔０。
ｏ１′ｏ’）を名えろと、フリラフフロップ回路ｔｌ２
＋（１：１への入力Ｉ丁’ｂ Ｏ Ｌ 、初段回賂旧｝
への入力は”］ 一で；！）０ので，り′菖ツタか至１
：米したｌＩ！，一点しＣＰ］〕でｃ Ｑｌ， Ｑ
２． Ｑ３〕ｉｆ＋ （ ′＋’． ｏ．’ｃ： ）に
だ移Ｔる：。σ（のクロックか到来ゴるとＣ Ｃ’Ｐ
２ ］、〔□Ｑ２〕の′０，が初段と最終段のフＩＪ
ノブフロップ回路旧心ｆ：入力され句ので，出力状態は
〔］２１、 ’ｏ ’］ー二移ｂ丁な．、続いてクロッ
クが到来１゜ると状態は（（＋，１． １）、（ｏ−
０．１ ）ｉ と遷□移するが，次のクロニ・りが到
来下ると，切り換え入力（・Ｖｃ’）が□゛１，の場合
は初拍状Ｂ（ＣＰｌ）の（’Ｏ’．”０− ’０ 〕ｌ
：−， （ Ｖ ｃ ）カ”０ 、 （／．）場合は
（’ＣＰ２）の状態（二移行丁りウ従っで切り換え“入
力（ ｖ ｏ”）に依って｝とに分周器として動乍丁る
。
＋（１：１への入力Ｉ丁’ｂ Ｏ Ｌ 、初段回賂旧｝
への入力は”］ 一で；！）０ので，り′菖ツタか至１
：米したｌＩ！，一点しＣＰ］〕でｃ Ｑｌ， Ｑ
２． Ｑ３〕ｉｆ＋ （ ′＋’． ｏ．’ｃ： ）に
だ移Ｔる：。σ（のクロックか到来ゴるとＣ Ｃ’Ｐ
２ ］、〔□Ｑ２〕の′０，が初段と最終段のフＩＪ
ノブフロップ回路旧心ｆ：入力され句ので，出力状態は
〔］２１、 ’ｏ ’］ー二移ｂ丁な．、続いてクロッ
クが到来１゜ると状態は（（＋，１． １）、（ｏ−
０．１ ）ｉ と遷□移するが，次のクロニ・りが到
来下ると，切り換え入力（・Ｖｃ’）が□゛１，の場合
は初拍状Ｂ（ＣＰｌ）の（’Ｏ’．”０− ’０ 〕ｌ
：−， （ Ｖ ｃ ）カ”０ 、 （／．）場合は
（’ＣＰ２）の状態（二移行丁りウ従っで切り換え“入
力（ ｖ ｏ”）に依って｝とに分周器として動乍丁る
。
このようη【分＠器ｆ二於て、動作速度を向上させる為
ｆ：はＮＯＲデート０イ）及びＡＮＤゲート０５）￥第
５図Ｃ二示Ｔようｒ仁ブツシュプル型ｆ二Ｔる方法が考
えられ／Ｄ、、この第３図において、３１１Ｃ４３はデ
プレッション型ＰＥＴ、（、う３１（、（。１１１３ｎ
ｋｌエンハンスメント！（すＦＢＴ、ζ：’ｔｌ Ｃ
４ｆａｃｒ、８Ｊ ｎ ｆ値′串圧がＯＶ［）ｆ’ ｇ
Ｔチー （ＣＸ）は中間７−ドの浮遊容量であり。
ｆ：はＮＯＲデート０イ）及びＡＮＤゲート０５）￥第
５図Ｃ二示Ｔようｒ仁ブツシュプル型ｆ二Ｔる方法が考
えられ／Ｄ、、この第３図において、３１１Ｃ４３はデ
プレッション型ＰＥＴ、（、う３１（、（。１１１３ｎ
ｋｌエンハンスメント！（すＦＢＴ、ζ：’ｔｌ Ｃ
４ｆａｃｒ、８Ｊ ｎ ｆ値′串圧がＯＶ［）ｆ’ ｇ
Ｔチー （ＣＸ）は中間７−ドの浮遊容量であり。
一方、ｉ’Ｂ ４図に示Ｔ最も−４１１，、的なブツシ
ュプル型インバータでは入力Ｆ Ｅ Ｔ ＩＱｊ４４１
の閾値電圧毛・ＯＶとＴθ事１−依り、１ンハンスメン
ト型のＦ’ＥＴを用い０場合より更に高速化７図る車が
出来ろか。
ュプル型インバータでは入力Ｆ Ｅ Ｔ ＩＱｊ４４１
の閾値電圧毛・ＯＶとＴθ事１−依り、１ンハンスメン
ト型のＦ’ＥＴを用い０場合より更に高速化７図る車が
出来ろか。
第３図に示したゲート回路構成に於てはＦ Ｅ Ｔ １
３３）はエンハンスメンｌ−にせざ６乞得ず、速度の低
下を来たＴ上に、Ｆ’ＥＴ（１りｊ３Ｈ！９及び０Ｑの
パターンかイズはち４図のＦＥＴ（５３）（５４）のそ
れに比して２倍程度になる為に中間／−ドの浮遊容量（
Ｏｘ）は非常に大きくなり、大巾な速度の低下の原因と
１［ってい勺ワ 〔発明の目的〕 本発明はこのような従来のデートに代ゎ６尚速勤ｒｆ−
ンＴΦ２人カゲート向路を提供下るところにその生たる
目的を打丁６゜ 〔発明の構成〕 本発明は、ゲートをソースに直結した２個のデプレッシ
ョン型ＰＥＴのソースを共通接続してプッシュプル型イ
ンバータ回路の入力に接続Ｔ６と共にその一方のＦ’Ｅ
Ｔのドレインにエンハンスメント型ＦＥＴ７＜直列接続
し、上記他方のデプレッションｌｒｗＴのドレインとエ
ンハンスメント型ＦＩＴのドレインとを入力端子とし、
インバ〜り回路の出カン出力端子としている。
３３）はエンハンスメンｌ−にせざ６乞得ず、速度の低
下を来たＴ上に、Ｆ’ＥＴ（１りｊ３Ｈ！９及び０Ｑの
パターンかイズはち４図のＦＥＴ（５３）（５４）のそ
れに比して２倍程度になる為に中間／−ドの浮遊容量（
Ｏｘ）は非常に大きくなり、大巾な速度の低下の原因と
１［ってい勺ワ 〔発明の目的〕 本発明はこのような従来のデートに代ゎ６尚速勤ｒｆ−
ンＴΦ２人カゲート向路を提供下るところにその生たる
目的を打丁６゜ 〔発明の構成〕 本発明は、ゲートをソースに直結した２個のデプレッシ
ョン型ＰＥＴのソースを共通接続してプッシュプル型イ
ンバータ回路の入力に接続Ｔ６と共にその一方のＦ’Ｅ
Ｔのドレインにエンハンスメント型ＦＥＴ７＜直列接続
し、上記他方のデプレッションｌｒｗＴのドレインとエ
ンハンスメント型ＦＩＴのドレインとを入力端子とし、
インバ〜り回路の出カン出力端子としている。
実施例
′＠５図に本発明２人カゲート回路のブロック図が示さ
れており、（５１）（５２）は夫々ゲートかソースに直
結されたデプレッション型ＦＥＴ。
れており、（５１）（５２）は夫々ゲートかソースに直
結されたデプレッション型ＦＥＴ。
（５３）は＠４図に示した構成で代表されるプッシュプ
ル型インバータ回路で、その入力（５８）には上記ＦＩ
Ｔ（１５１）（５２）のソースが共通接続されて印加さ
れてい／）、（５４）は上記ＦＥＴの一方（５２）のド
レインにソースが接続されたエンハンスメント型ＦＥＴ
でそのゲートには切り換え信号（Ｖｏ）が印加される構
成となっている。そして上記他方のデプレッション型Ｆ
ＩＴ（５１）のドレイン（５５）とエンハンスメント型
ＦＥＴ（５４）のドレイン（５６）と石夫々入力端子と
し、またインバータ回路（５５）の出力を出力端子とし
た２人カゲート回１６１１１１［している。
ル型インバータ回路で、その入力（５８）には上記ＦＩ
Ｔ（１５１）（５２）のソースが共通接続されて印加さ
れてい／）、（５４）は上記ＦＥＴの一方（５２）のド
レインにソースが接続されたエンハンスメント型ＦＥＴ
でそのゲートには切り換え信号（Ｖｏ）が印加される構
成となっている。そして上記他方のデプレッション型Ｆ
ＩＴ（５１）のドレイン（５５）とエンハンスメント型
ＦＥＴ（５４）のドレイン（５６）と石夫々入力端子と
し、またインバータ回路（５５）の出力を出力端子とし
た２人カゲート回１６１１１１［している。
次に斯う構成に於けるゲート動作について考えてみる。
切り換え信号（Ｖｃ）か１ｓの時はＦＩＴ（５４）はＯ
Ｎ ’している。従って両入力端子への入力信号（Ｖｌ
）ＣＶ２）が共に０、の場合、インバータ（５６）の入
力レベル（５８）は″０５．共に１１、の場合は′″１
．である。一方の入力信号（Ｖ、）か゛０１．他方の信
号（ｖ２）が１・の時、一方のｐｇ’ｒ（５１）は不飽
和領域、他方のＦＥＴ（５２）は飽和領域にあるので１
両ＦＢ’ｌ’（５１）（５２ンの電流増巾率βを等しく
設定し、その各閾値電圧Ｖｔ’＆−２，５Ｖ、入力レベ
ル（５７）の電位ｆＶｏとすると、ｙβＶ、、＝β（（
ｖｏ−■Ｔ）ｖｏ−７ｖｏ ）の等式から Ｖｏ−０，８Ｖ ン得心事か出来る。
Ｎ ’している。従って両入力端子への入力信号（Ｖｌ
）ＣＶ２）が共に０、の場合、インバータ（５６）の入
力レベル（５８）は″０５．共に１１、の場合は′″１
．である。一方の入力信号（Ｖ、）か゛０１．他方の信
号（ｖ２）が１・の時、一方のｐｇ’ｒ（５１）は不飽
和領域、他方のＦＥＴ（５２）は飽和領域にあるので１
両ＦＢ’ｌ’（５１）（５２ンの電流増巾率βを等しく
設定し、その各閾値電圧Ｖｔ’＆−２，５Ｖ、入力レベ
ル（５７）の電位ｆＶｏとすると、ｙβＶ、、＝β（（
ｖｏ−■Ｔ）ｖｏ−７ｖｏ ）の等式から Ｖｏ−０，８Ｖ ン得心事か出来る。
この０８ｖは十分゛ｏ１と認識される事がら。
ｆＡ５図１図１二定回路は切り換えｆｚ号（Ｖｃ）が１
、の場合は、出力信号（■３）は。
、の場合は、出力信号（■３）は。
ｖ３＝ Ｖｌ−Ｖ２
の論理式で表わされ◇。
一方、切り換え信号（’ＶｏＪかｏ１の場合はエンハン
スメ７）ＦＥＴ（５４）が。ＦＦでＲ６ので、出力信号
（Ｖ３）は。
スメ７）ＦＥＴ（５４）が。ＦＦでＲ６ので、出力信号
（Ｖ３）は。
１７ ｅ＝’Ｊ
ｔ
となる。従って第５図に示した回路構成の論理式は。
ｖ、＝ｖ、・（Ｖ２＋Ｖ０）
で表わされろ。即ちこの第５図は、０Ｒ−ＮＡＮＤ型投
合回路と云う事が出来る。
合回路と云う事が出来る。
この第５図に示した２人カゲート回路を第１図に示した
分間器のＮ ＯＲゲートα滲及びＡ Ｎ Ｄ ’）’
−ト叫の代りに用いて十及び■分局器を４１１１成した
場合の応用例を第６図ｆ二示す。＜６１）（６２）Ｃ’
６−−５−’ ）−ばフリップフロップ回路（６４）が
本発明に係るＯ Ｒ−Ｎ Ａ Ｎ Ｄゲート回路である
。この男６図の分局器に於け６１５．理値表を８７図に
示Ｔ。
分間器のＮ ＯＲゲートα滲及びＡ Ｎ Ｄ ’）’
−ト叫の代りに用いて十及び■分局器を４１１１成した
場合の応用例を第６図ｆ二示す。＜６１）（６２）Ｃ’
６−−５−’ ）−ばフリップフロップ回路（６４）が
本発明に係るＯ Ｒ−Ｎ Ａ Ｎ Ｄゲート回路である
。この男６図の分局器に於け６１５．理値表を８７図に
示Ｔ。
± １
この第７図から明らかな如＜ 、 −１２，１１，
１換え信４・ ５ 号い。）の制動に依って十分開動作とに分周動作を行わ
しめろ事か出来る。
１換え信４・ ５ 号い。）の制動に依って十分開動作とに分周動作を行わ
しめろ事か出来る。
〔発明の効果３
本発明ゲート回路に用いているプッシュプル型インバー
タ回路Ｃ５５）ｋ−ｉ、通常のプッシュプル″型２人カ
ゲートに必要とＴ６中間／−ドの浮遊容量（３ｒ）の値
より小容量値とＴる事が出来るために動乍速聞は約１５
〜２．５倍改善Ｔる事が出来６．ま置しておけは、入力
端子の容量よりもインバータ回路（５３）の入力容廻・
を非常に小さく下る事が出来るので、Ｉｉ’ＥＴ（５１
）（５２）のＯＮ択抗が２人力信号を供給Ｔ６駆動回路
の等値出力抵抗に比べて多少大きくても動作スピードの
低下は僅かで実用上問題はない。
タ回路Ｃ５５）ｋ−ｉ、通常のプッシュプル″型２人カ
ゲートに必要とＴ６中間／−ドの浮遊容量（３ｒ）の値
より小容量値とＴる事が出来るために動乍速聞は約１５
〜２．５倍改善Ｔる事が出来６．ま置しておけは、入力
端子の容量よりもインバータ回路（５３）の入力容廻・
を非常に小さく下る事が出来るので、Ｉｉ’ＥＴ（５１
）（５２）のＯＮ択抗が２人力信号を供給Ｔ６駆動回路
の等値出力抵抗に比べて多少大きくても動作スピードの
低下は僅かで実用上問題はない。
第１図は従来の分局器のブロック鷺、１３ＩＪＺ図はそ
の真理値表、第６図はプッシュプル型デートの内部回路
（２）、第４図−オブツシュプル型インバータの円部回
路図、第５図は本発明ゲート回路のブロック図、第６図
は本発明デート回路を用いた分局器のブロツク図、第７
図はその真理値表であって。 （５１，、）（５２）はテ゛プレッション型ＦＥＴ、（
５３）はプッシュプル型インバータ回路、（５４）はエ
ンハンスメント型Ｆ、、ｇＴ、ｙ夫々示してい６゜第４
図 第５図 第６図 第７図
の真理値表、第６図はプッシュプル型デートの内部回路
（２）、第４図−オブツシュプル型インバータの円部回
路図、第５図は本発明ゲート回路のブロック図、第６図
は本発明デート回路を用いた分局器のブロツク図、第７
図はその真理値表であって。 （５１，、）（５２）はテ゛プレッション型ＦＥＴ、（
５３）はプッシュプル型インバータ回路、（５４）はエ
ンハンスメント型Ｆ、、ｇＴ、ｙ夫々示してい６゜第４
図 第５図 第６図 第７図
Claims (1)
- １）デートンソースに接続した２個のデプレッション型
ＦＢＴと、該Ｆ’Ｅ中の＝ｈか一方のドレインにソース
か直列接続されたエンへンスメント型ＦＥＴと、上記２
個のヂブレしジョン型’ｐ ｉ Ｔのソースを共通接続
して上記インバータ回路の入力に印加Ｔると共に１．上
記他方のデプレッション型ｒ＝’ｒのＶレイン左上紀エ
ンノ＼ンスメント型ＦＥＴのドレイン苓・入力端子とし
、上巳インバータ回路の出力火出力瑞子とした２人カデ
ー１曲１発・□
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP57165506A JPS5954331A (ja) | 1982-09-22 | 1982-09-22 | ２入力ゲ−ト回路 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP57165506A JPS5954331A (ja) | 1982-09-22 | 1982-09-22 | ２入力ゲ−ト回路 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPS5954331A true JPS5954331A (ja) | 1984-03-29 |
Family
ID=15813681
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP57165506A Pending JPS5954331A (ja) | 1982-09-22 | 1982-09-22 | ２入力ゲ−ト回路 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS5954331A (ja) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH01261925A (ja) * | 1988-04-13 | 1989-10-18 | Fujitsu Ltd | 半導体集積回路 |
-
1982
- 1982-09-22 JP JP57165506A patent/JPS5954331A/ja active Pending
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH01261925A (ja) * | 1988-04-13 | 1989-10-18 | Fujitsu Ltd | 半導体集積回路 |
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