JPH01261925A - 半導体集積回路 - Google Patents
半導体集積回路Info
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- JPH01261925A JPH01261925A JP63090941A JP9094188A JPH01261925A JP H01261925 A JPH01261925 A JP H01261925A JP 63090941 A JP63090941 A JP 63090941A JP 9094188 A JP9094188 A JP 9094188A JP H01261925 A JPH01261925 A JP H01261925A
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- Japan
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- signal
- timing
- circuit
- clock signal
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Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
〔目次〕
概要
産業上の利用分野
従来の技術 （第６〜８図）発明が解決し
ようとする課題 課題を解決するための手段 作用 実施例 （１）本発明の基本原理 （第１〜３図）（２）本
発明の第１実施例 （第 ４ 図）（３）本発明の第
２実施例 （第 ５ 図）発明の効果 〔概要〕 大規模な半導体集積回路に関し、 安定な高速動作を確保した半導体集積回路を提供するこ
とを目的とし、 所定の論理レベルの信号が入力されると、該信号を所定
のクロック信号のタイミングに基づいて保持する保持手
段を備えた半導体集積回路において、前記保持手段の前
段に、前記論理レベル信号を前記クロック信号のタイミ
ングで保持するとともに、該保持値を前記保持手段に出
力する第２の保持手段を設けることにより構成する。
ようとする課題 課題を解決するための手段 作用 実施例 （１）本発明の基本原理 （第１〜３図）（２）本
発明の第１実施例 （第 ４ 図）（３）本発明の第
２実施例 （第 ５ 図）発明の効果 〔概要〕 大規模な半導体集積回路に関し、 安定な高速動作を確保した半導体集積回路を提供するこ
とを目的とし、 所定の論理レベルの信号が入力されると、該信号を所定
のクロック信号のタイミングに基づいて保持する保持手
段を備えた半導体集積回路において、前記保持手段の前
段に、前記論理レベル信号を前記クロック信号のタイミ
ングで保持するとともに、該保持値を前記保持手段に出
力する第２の保持手段を設けることにより構成する。
近時、集積素子数の多い大規模な半導体集積回路が多数
実現されており、特に、ディジタル信号を扱う半導体集
積回路はアプリケーションの拡大に伴って高集積化とと
もに、処理速度の高速化が進む傾向にある。
実現されており、特に、ディジタル信号を扱う半導体集
積回路はアプリケーションの拡大に伴って高集積化とと
もに、処理速度の高速化が進む傾向にある。
ところで、ディジタル信号を扱う場合は信号処理のタイ
ミングが重要であり、各種の信号を所定のタイミングで
処理する必要がある。特に、高速な処理動作が求められ
る場合は微小なタイミングの設定が要求され、例えば、
数ナノ秒の遅延（デイレイ）が問題となる場合もあって
回路設計段階のタイミングと実際の半導体集積回路の動
作タイミングを一致させるためには高度な技術が要求さ
れる。すなわち、信号のデイレイは半導体集積回路を構
成する素子間の配線抵抗や分布容量からなる遅延時定数
の影響によるものと素子自体の応答遅れによるものが主
な要因であるが、信号の遅延時間（デイレイタイム）は
周囲の温度変化あるいは素子のバラつき等によって変動
することがある。
ミングが重要であり、各種の信号を所定のタイミングで
処理する必要がある。特に、高速な処理動作が求められ
る場合は微小なタイミングの設定が要求され、例えば、
数ナノ秒の遅延（デイレイ）が問題となる場合もあって
回路設計段階のタイミングと実際の半導体集積回路の動
作タイミングを一致させるためには高度な技術が要求さ
れる。すなわち、信号のデイレイは半導体集積回路を構
成する素子間の配線抵抗や分布容量からなる遅延時定数
の影響によるものと素子自体の応答遅れによるものが主
な要因であるが、信号の遅延時間（デイレイタイム）は
周囲の温度変化あるいは素子のバラつき等によって変動
することがある。
したがって、所定のタイミングで半導体集積回路を動作
させるためには信号のデイレイタイムとその変動を予め
見込んだ回路設計を行う必要があり、特に高速動作が要
求される場合は、通常問題とならないような微小な信号
の遅延であっても無視することができない。
させるためには信号のデイレイタイムとその変動を予め
見込んだ回路設計を行う必要があり、特に高速動作が要
求される場合は、通常問題とならないような微小な信号
の遅延であっても無視することができない。
また、デイレイタイムが動作速度に占める割合は動作の
高速化に伴って増大することになるため、動作タイミン
グが変動してもレーシングやハザードを発生することな
く安定かつ高速に動作する半導体集積回路が求められて
いる。
高速化に伴って増大することになるため、動作タイミン
グが変動してもレーシングやハザードを発生することな
く安定かつ高速に動作する半導体集積回路が求められて
いる。
このような従来の半導体集積回路としては、例えば、第
６〜８図に示すようなものがある。
６〜８図に示すようなものがある。
第６図は第一の従来例を示す図である。
同図において、Ｎチャネル（Ｎｃｈ）のトランスファト
ランジスタｌに入力された信号はクロック信号φ１に従
ってインバータ２に伝達され、インバータ２の出力はＮ
ｃｈのトランスファトランジスタ３を介してインバータ
４の入力容量により保持される。すなわち、クロック信
号φ、がＨレベルのとき、トランスファトランジスタ１
がＯＮするので、入力信号ＩＮがＨレベルであるとする
と、該信号はインバータ２の入力容量を充電（プリチャ
ージ）する。トランスファトランジスタ３による信号の
伝達はＡＮＤゲート５の出力に従って行われ、ＡＮＤゲ
ート５の出力はクロック信号φ２のタイミングに従って
制御される。クロック信号φ２のタイミングは第７図に
示すように、クロック信号φ、のしレベル期間にＨレベ
ルとなるように設定され、かつクロック信号φ１とクロ
ック信号φ２が共にＬレベルの期間（以下、ノンオーバ
ラップという） ｔＩ ％ Ｌ２が設定されている。
ランジスタｌに入力された信号はクロック信号φ１に従
ってインバータ２に伝達され、インバータ２の出力はＮ
ｃｈのトランスファトランジスタ３を介してインバータ
４の入力容量により保持される。すなわち、クロック信
号φ、がＨレベルのとき、トランスファトランジスタ１
がＯＮするので、入力信号ＩＮがＨレベルであるとする
と、該信号はインバータ２の入力容量を充電（プリチャ
ージ）する。トランスファトランジスタ３による信号の
伝達はＡＮＤゲート５の出力に従って行われ、ＡＮＤゲ
ート５の出力はクロック信号φ２のタイミングに従って
制御される。クロック信号φ２のタイミングは第７図に
示すように、クロック信号φ、のしレベル期間にＨレベ
ルとなるように設定され、かつクロック信号φ１とクロ
ック信号φ２が共にＬレベルの期間（以下、ノンオーバ
ラップという） ｔＩ ％ Ｌ２が設定されている。
すなわち、クロック信号φ２がＨレベルになると、トラ
ンスファトランジスタ３がＯＮしてインバータ２の出力
はインバータ４に伝達される。インパーク４の出力はＮ
ｃｈのトランスファトランジスタ６を介してインバータ
７に導かれており、クロック信号φ１がＨレベルになる
と、トランスファトランジスタ６がＯＮするのでインバ
ータ４の出力はインバータ７の入力容量によって保持さ
れる。
ンスファトランジスタ３がＯＮしてインバータ２の出力
はインバータ４に伝達される。インパーク４の出力はＮ
ｃｈのトランスファトランジスタ６を介してインバータ
７に導かれており、クロック信号φ１がＨレベルになる
と、トランスファトランジスタ６がＯＮするのでインバ
ータ４の出力はインバータ７の入力容量によって保持さ
れる。
すなわち、トランスファトランジスタ３はインバータ２
の出力が確定した後にインバータ２の出力をインバータ
４に伝達し、また、トランスファトランジスタ６はイン
バータ４の出力が確定した後にインバータ４の出力をイ
ンバータ７に伝達している。
の出力が確定した後にインバータ２の出力をインバータ
４に伝達し、また、トランスファトランジスタ６はイン
バータ４の出力が確定した後にインバータ４の出力をイ
ンバータ７に伝達している。
第８図は第２の従来例を示す図であり、第６図に示す従
来例と同一の構成部材には同一符号を付してその説明を
省略する。
来例と同一の構成部材には同一符号を付してその説明を
省略する。
同図において、トランスファトランジスタ３の入力には
データバス１１が接続され、データバス１１はクロック
信号［に従ってＰチャネルのトランジスタ１２によりプ
リチャージされるとともに、クロック信号φ２が人力さ
れるＡＮＤゲート１３の出力に従ってＮチャネルのトラ
ンジスタ１４によりディスチャージされる。すなわち、
トランスファトランジスタ３はデータバス１１のデータ
が確定した後に該データをインバータ４に伝達しており
、クロック信号φ１とクロック信号φ２のタイミングに
は第７図に示すようなノンオーバラップ部分が設けられ
ている。
データバス１１が接続され、データバス１１はクロック
信号［に従ってＰチャネルのトランジスタ１２によりプ
リチャージされるとともに、クロック信号φ２が人力さ
れるＡＮＤゲート１３の出力に従ってＮチャネルのトラ
ンジスタ１４によりディスチャージされる。すなわち、
トランスファトランジスタ３はデータバス１１のデータ
が確定した後に該データをインバータ４に伝達しており
、クロック信号φ１とクロック信号φ２のタイミングに
は第７図に示すようなノンオーバラップ部分が設けられ
ている。
しかしながら、このような従来の半導体集積回路にあっ
ては、トランスファトランジスタ３がＡＮＤゲート５に
入力されたクロック信号φ２に基づいて前段からの信号
を伝達する構成となっていたため、回路動作が不安定に
なりやすいという問題点があった。
ては、トランスファトランジスタ３がＡＮＤゲート５に
入力されたクロック信号φ２に基づいて前段からの信号
を伝達する構成となっていたため、回路動作が不安定に
なりやすいという問題点があった。
すなわち、クロック信号φ２はＡＮＤゲート５を介して
トランスファトランジスタ３のゲートに入力されるため
、ＡＮＤゲート５の入出力間には素子の応答速度に応じ
た信号のデイレイが発生する。また、ＡＮＤゲート５か
らトランスファトランジスタ３までの間には配線抵抗や
分布容量による遅延時定数が存在するため、ＡＮＤゲー
ト５の出力タイミングに対するトランスファトランジス
タ３の入力タイミングにもデイレイが発生ずる。
トランスファトランジスタ３のゲートに入力されるため
、ＡＮＤゲート５の入出力間には素子の応答速度に応じ
た信号のデイレイが発生する。また、ＡＮＤゲート５か
らトランスファトランジスタ３までの間には配線抵抗や
分布容量による遅延時定数が存在するため、ＡＮＤゲー
ト５の出力タイミングに対するトランスファトランジス
タ３の入力タイミングにもデイレイが発生ずる。
したがって、トランスファトランジスタ３による実際の
トランスファ動作はクロック信号φ２のタイミングより
も遅れるため、クロック信号φ菖とクロック信号φ２の
ノンオーバラップ部分の設定はこれらのデイレイを見込
んで行う必要がある。
トランスファ動作はクロック信号φ２のタイミングより
も遅れるため、クロック信号φ菖とクロック信号φ２の
ノンオーバラップ部分の設定はこれらのデイレイを見込
んで行う必要がある。
ところが、予めデイレイを見込んでノンオーバラップ部
分を設定してもデイレイによって信号の立ち上がりと立
ち下がりが訛るため、スレッショルドレベルの影響から
実際のノンオーバラップ幅が狭くなることがある。特に
、高速動作を意図している場合、上記不具合は顕著であ
り、ノンオーバラップ幅が狭くなることによってハザー
ドあるいはレーシングが発生しやすくなる。また、高速
動作においては動作速度に対する遅延時間の占める割合
が動作の高速化に伴って増大するとともに、実際の遅延
時間が極めて微小なものとなるため、ノンオーバラップ
幅の変動を正確に予測することが困難となる。したがっ
て、周囲の温度変化や素子のハラつき等による変動分を
考慮した場合、ハザードやレーシングの発生を回避する
ことのできる所定のノンオーバラップ幅を確保すること
が困難となる場合が多い。この場合、ハザードやレーシ
ングの発生によって半導体集積回路が予め意図した動作
と異なる動作を行う可能性が高くなるため、高速動作に
おける回路動作の安定性が低下することになる。例えば
、前述の第６．８図に示す回路でレーシングが発生する
と、前者ではクロック信号φ１がＨレベルの期間、すな
わち、インバータ２およびインバータ７の出力論理レベ
ルが確定していないうちにトランスファトランジスタ３
あるいはトランスファトランジスタ６のＯＮによって不
確定なデータが後段に伝達される。また、後者ではデー
タバス１１のプリチャージ中の不確定なデータが同様に
後段に伝達される。
分を設定してもデイレイによって信号の立ち上がりと立
ち下がりが訛るため、スレッショルドレベルの影響から
実際のノンオーバラップ幅が狭くなることがある。特に
、高速動作を意図している場合、上記不具合は顕著であ
り、ノンオーバラップ幅が狭くなることによってハザー
ドあるいはレーシングが発生しやすくなる。また、高速
動作においては動作速度に対する遅延時間の占める割合
が動作の高速化に伴って増大するとともに、実際の遅延
時間が極めて微小なものとなるため、ノンオーバラップ
幅の変動を正確に予測することが困難となる。したがっ
て、周囲の温度変化や素子のハラつき等による変動分を
考慮した場合、ハザードやレーシングの発生を回避する
ことのできる所定のノンオーバラップ幅を確保すること
が困難となる場合が多い。この場合、ハザードやレーシ
ングの発生によって半導体集積回路が予め意図した動作
と異なる動作を行う可能性が高くなるため、高速動作に
おける回路動作の安定性が低下することになる。例えば
、前述の第６．８図に示す回路でレーシングが発生する
と、前者ではクロック信号φ１がＨレベルの期間、すな
わち、インバータ２およびインバータ７の出力論理レベ
ルが確定していないうちにトランスファトランジスタ３
あるいはトランスファトランジスタ６のＯＮによって不
確定なデータが後段に伝達される。また、後者ではデー
タバス１１のプリチャージ中の不確定なデータが同様に
後段に伝達される。
また、大規模な半導体集積回路ではレイアウトの都合上
、素子間の距離が増加して遅延時定数の増大を招くこと
もあり、このような場合、ノンオ−バランプ幅の確保自
体が困難となることもある。
、素子間の距離が増加して遅延時定数の増大を招くこと
もあり、このような場合、ノンオ−バランプ幅の確保自
体が困難となることもある。
そこで本発明は、安定な高速動作を確保した半導体集積
回路を提供することを目的としている。
回路を提供することを目的としている。
本発明による半導体集積回路は上記目的達成のため、所
定の論理レベルの信号が人力されると、該信号を所定の
クロック信号のタイミングに基づいて保持する保持手段
を備えた半導体集積回路において、前記保持手段の前段
に、前記論理レベル信号を前記クロック信号のタイミン
グで保持するとともに、該保持値を前記保持手段に出力
する第２の保持手段を設けている。
定の論理レベルの信号が人力されると、該信号を所定の
クロック信号のタイミングに基づいて保持する保持手段
を備えた半導体集積回路において、前記保持手段の前段
に、前記論理レベル信号を前記クロック信号のタイミン
グで保持するとともに、該保持値を前記保持手段に出力
する第２の保持手段を設けている。
本発明では、所定の論理レベルの信号がクロック信号の
タイミングで予め第２の保持手段により保持された後、
該信号が該クロック信号のタイミングに基づいて保持手
段により保持される。
タイミングで予め第２の保持手段により保持された後、
該信号が該クロック信号のタイミングに基づいて保持手
段により保持される。
したがって、保持手段が保持する信号は予め第２の保゛
持手段によって保持された既に確定した信号となり、レ
ーシングの発生が回避されて高速動作の安定性が確保さ
れる。
持手段によって保持された既に確定した信号となり、レ
ーシングの発生が回避されて高速動作の安定性が確保さ
れる。
以下、本発明の実施例を図面に基いて説明する。
まず、構成を説明するが、最初に第１〜３図を参照して
本発明の基本原理を述べる。
本発明の基本原理を述べる。
第１図において、トランスファトランジスタ２１は入力
信号ＩＮをＡＮＤゲート２２の出力に基づいてインバー
タ２３に導き、インバータ２３の入力容量が該入力信号
の論理レベルを保持する。
信号ＩＮをＡＮＤゲート２２の出力に基づいてインバー
タ２３に導き、インバータ２３の入力容量が該入力信号
の論理レベルを保持する。
ＡＮＤゲート２２にはクロック信号φが入力されており
、ＡＮＤゲート２２の出力にはクロック信号ΦがＨレベ
ルの期間にトランスファトランジスタ２゛１のトランス
ファ動作を指示する信号が現れる。例えば、入力信号Ｉ
ＮおよびＡＮＤゲート２２の入力信号ＥＮがＨレベルの
ときにクロック信号φがＨレベルになると、ＡＮＤゲー
ト２２の出力はクロック信号ΦがＨレベルの期間だけＨ
レベルになる。この場合、ＡＮＤゲート２２出力はＡＮ
Ｄゲート２２の応答速度骨だけ入力に対する応答が遅れ
る。また、ＡＮＤゲート２２の出力からトランスファト
ランジスタ２１のゲートまでの配線抵抗およびトランス
ファトランジスタ２１のゲート容量を含む分布容量の積
で決まる遅延時定数の影響があるため、前述のように、
トランスファトランジスタ２１のゲートの信号にはＡＮ
Ｄゲート２２の出力よりもさらに遅れが発生ずる。した
がって、入力信号ＩＮの論理レベルが確定するタイミン
グとクロック信号φによるトランスファ動作の間のノン
オーバラップタイムが減少して同図（’ａ）に示す回路
ではレーシングが発生しやすくなる。そこで、同図（ｂ
）に示すように、トランスファトランジスタ２１とイン
バータ２３からなる保持回路２４の直前にトランスファ
トランジスタ２５とインバータ２６からなる第２の保持
回路２７を設け、トランスファトランジスタ２５のゲー
トにクロック信号φを入力すると、入力信号ＩＮは第２
の保持回路２７を介して保持回路２４に伝達される。こ
のとき、トランスファトランジスタ２１のトランスファ
タイミングは前述のようにクロック信号φよりも遅れて
いるものの、入力信号ＩＮが第２の保持回路２７に保持
されるタイミングはクロック信号φの立ち上がりと一致
する。
、ＡＮＤゲート２２の出力にはクロック信号ΦがＨレベ
ルの期間にトランスファトランジスタ２゛１のトランス
ファ動作を指示する信号が現れる。例えば、入力信号Ｉ
ＮおよびＡＮＤゲート２２の入力信号ＥＮがＨレベルの
ときにクロック信号φがＨレベルになると、ＡＮＤゲー
ト２２の出力はクロック信号ΦがＨレベルの期間だけＨ
レベルになる。この場合、ＡＮＤゲート２２出力はＡＮ
Ｄゲート２２の応答速度骨だけ入力に対する応答が遅れ
る。また、ＡＮＤゲート２２の出力からトランスファト
ランジスタ２１のゲートまでの配線抵抗およびトランス
ファトランジスタ２１のゲート容量を含む分布容量の積
で決まる遅延時定数の影響があるため、前述のように、
トランスファトランジスタ２１のゲートの信号にはＡＮ
Ｄゲート２２の出力よりもさらに遅れが発生ずる。した
がって、入力信号ＩＮの論理レベルが確定するタイミン
グとクロック信号φによるトランスファ動作の間のノン
オーバラップタイムが減少して同図（’ａ）に示す回路
ではレーシングが発生しやすくなる。そこで、同図（ｂ
）に示すように、トランスファトランジスタ２１とイン
バータ２３からなる保持回路２４の直前にトランスファ
トランジスタ２５とインバータ２６からなる第２の保持
回路２７を設け、トランスファトランジスタ２５のゲー
トにクロック信号φを入力すると、入力信号ＩＮは第２
の保持回路２７を介して保持回路２４に伝達される。こ
のとき、トランスファトランジスタ２１のトランスファ
タイミングは前述のようにクロック信号φよりも遅れて
いるものの、入力信号ＩＮが第２の保持回路２７に保持
されるタイミングはクロック信号φの立ち上がりと一致
する。
すなわち、入力信号ＩＮの論理レベルが確定するタイミ
ングとクロック信号φのタイミング間には予め設定され
ている所定のノンオーパラ・ノブが確保される。したが
って、トランスファトランジスタ２１のトランスファタ
イミングとクロ・ツク信号φの間のノンオーバラップが
減少してもトランスファトランジスタ２１が伝達するデ
ータは第２の保持回路２７に保持された既に確定したデ
ータであることから常に確定した入力信号ＩＮの論理レ
ベルが保持回路２４によって保持されることになる。
ングとクロック信号φのタイミング間には予め設定され
ている所定のノンオーパラ・ノブが確保される。したが
って、トランスファトランジスタ２１のトランスファタ
イミングとクロ・ツク信号φの間のノンオーバラップが
減少してもトランスファトランジスタ２１が伝達するデ
ータは第２の保持回路２７に保持された既に確定したデ
ータであることから常に確定した入力信号ＩＮの論理レ
ベルが保持回路２４によって保持されることになる。
このように、デイレイが発生する以前のクロ・ツク信号
φのタイミングで入力信号ＩＮを予め保持する第２の保
持回路２７を設けることにより、常に所定のノンオーバ
ラップを維持してレーシングの発生を回避し、高速動作
時の安定性を確保することを意図するものである。
φのタイミングで入力信号ＩＮを予め保持する第２の保
持回路２７を設けることにより、常に所定のノンオーバ
ラップを維持してレーシングの発生を回避し、高速動作
時の安定性を確保することを意図するものである。
なお、保持回路２４．２７は第２図に示すようなりタイ
プのフリップフロップ２８で置換することも可能であり
、入力端子りに入力信号ＩＮを入力するとともに、クロ
ック端子ＣＫにＡＮＤゲート２２の出力あるいはクロッ
ク信号φを入力し、出力Ｑあるいは反転出力Ｑから次段
に伝達する信号を取り出すようにしてもよい。
プのフリップフロップ２８で置換することも可能であり
、入力端子りに入力信号ＩＮを入力するとともに、クロ
ック端子ＣＫにＡＮＤゲート２２の出力あるいはクロッ
ク信号φを入力し、出力Ｑあるいは反転出力Ｑから次段
に伝達する信号を取り出すようにしてもよい。
また、第３図に示すようにクロックドゲート３１．３２
を用いることも可能である。クロックドゲート３１．３
２は一対のクロック信号ＣＫおよびＣＫの入力によって
出力の伝達あるいは遮断を行うものであり、クロック信
号ＣＫがＨレベルのとき出力を伝達し、クロック信号Ｃ
ＫがＬレベルのとき出力を遮断する。すなわち、同図（
ａ）の回路ではＡＮＤゲート３３の出力からクロック信
号ＣＫを、ＡＮＤゲート３３の出力からインバータ３４
を介してクロック信号ＣＫを得ており、クロックドゲー
ト３１の動作タイミングには第１図に示す回路と同様に
クロック信号φのタイミングよりも遅れが発生する。し
たがって、レーシングの発生する可能性が高くなるが、
同図（ｂ）に示すようにクロックドゲート３１の前段に
第２のクロックドゲート３２を設けることにより、クロ
ックドゲート３１が保持する信号を予め第２のクロック
ドゲート３２に保持させて前述のような回路動作の安定
化を意図するものである。
を用いることも可能である。クロックドゲート３１．３
２は一対のクロック信号ＣＫおよびＣＫの入力によって
出力の伝達あるいは遮断を行うものであり、クロック信
号ＣＫがＨレベルのとき出力を伝達し、クロック信号Ｃ
ＫがＬレベルのとき出力を遮断する。すなわち、同図（
ａ）の回路ではＡＮＤゲート３３の出力からクロック信
号ＣＫを、ＡＮＤゲート３３の出力からインバータ３４
を介してクロック信号ＣＫを得ており、クロックドゲー
ト３１の動作タイミングには第１図に示す回路と同様に
クロック信号φのタイミングよりも遅れが発生する。し
たがって、レーシングの発生する可能性が高くなるが、
同図（ｂ）に示すようにクロックドゲート３１の前段に
第２のクロックドゲート３２を設けることにより、クロ
ックドゲート３１が保持する信号を予め第２のクロック
ドゲート３２に保持させて前述のような回路動作の安定
化を意図するものである。
第４図は上記基本原理に基づく本発明の第１実施例を示
す図であり、第６図に示す第１の従来例に本発明を適用
したものである。なお、同図において、第１の従来例と
同一構成の部材には同一符号を付してその説明を省略す
る。
す図であり、第６図に示す第１の従来例に本発明を適用
したものである。なお、同図において、第１の従来例と
同一構成の部材には同一符号を付してその説明を省略す
る。
トランスファトランジスタ３およびインバータ４からな
る保持手段４１の前段にはインバータ２の出力をクロッ
ク信号φ２のタイミングで保持する第２の保持手段４２
が設けられる。第２の保持７段４２はトランスファトラ
ンジスタ４３およびインバータ４４からなり、トランス
ファトランジスタ４３のゲートにはＡＮＤゲート５に入
力されるクロツタ信号φ２と同じ信号（すなわち、クロ
ック信号φ２と同一極性、同一周期、同一パルス幅の信
号）が図示されないクロックジェネレータにより入力さ
れる。
る保持手段４１の前段にはインバータ２の出力をクロッ
ク信号φ２のタイミングで保持する第２の保持手段４２
が設けられる。第２の保持７段４２はトランスファトラ
ンジスタ４３およびインバータ４４からなり、トランス
ファトランジスタ４３のゲートにはＡＮＤゲート５に入
力されるクロツタ信号φ２と同じ信号（すなわち、クロ
ック信号φ２と同一極性、同一周期、同一パルス幅の信
号）が図示されないクロックジェネレータにより入力さ
れる。
上記構成において、クロック信号φ、とクロック信号φ
２には予め、所定のノンオーバラップ部分が設けられて
いるので、トランスファトランジスタ４３によるトラン
スファ動作はトランスファトランジスタ１によるトラン
スファ動作が完了してインバータ２の出力論理レベルが
確定した後に確実に行われる。すなわち、第２の保持手
段４２の出力論理レベルは前段に位置するインバータ２
の出力論理レベルが確定して所定のノンオーバラップタ
イムが経過すると第２の保持手段４２に入力されたイン
バータ２の出力論理レベルに応じて確定することになる
。したがって、ノンオーバラップタイムが減少するよう
な要因がないのでトランスファトランジスタ１からイン
バータ４の間ではレーシングが発生することはない。イ
ンバータ４の出力は保持手段４１を介して後段の回路、
すなわち、トランスファトランジスタ６を介してインバ
ータ７に伝達されるが、トランスファトランジスタ３の
ゲートにはクロック信号φ２に基づくＡＮＤゲート５出
力が導かれており、ＡＮＤゲート５の出力は前述のよう
にＡＮＤゲート５の応答遅れや配線による遅延時定数の
影響からクロック信号φ２のタイミングよりも遅れが発
生する。したがって； トランスファトランジスタ４３
よりもトランスファトランジスタ３のほうがトランスフ
ァ動作を遅れて行うことになるが、予め確定したインバ
ータ２の出力を第２の保持手段４２によって確実に保持
しているので、保持手段４１はインバータ２の不確定な
出力論理値を保持するこ″とがない。すなわち、ＡＮＤ
ゲート５の応答遅れや配線による遅延時定数が変動した
場合であっても、。
２には予め、所定のノンオーバラップ部分が設けられて
いるので、トランスファトランジスタ４３によるトラン
スファ動作はトランスファトランジスタ１によるトラン
スファ動作が完了してインバータ２の出力論理レベルが
確定した後に確実に行われる。すなわち、第２の保持手
段４２の出力論理レベルは前段に位置するインバータ２
の出力論理レベルが確定して所定のノンオーバラップタ
イムが経過すると第２の保持手段４２に入力されたイン
バータ２の出力論理レベルに応じて確定することになる
。したがって、ノンオーバラップタイムが減少するよう
な要因がないのでトランスファトランジスタ１からイン
バータ４の間ではレーシングが発生することはない。イ
ンバータ４の出力は保持手段４１を介して後段の回路、
すなわち、トランスファトランジスタ６を介してインバ
ータ７に伝達されるが、トランスファトランジスタ３の
ゲートにはクロック信号φ２に基づくＡＮＤゲート５出
力が導かれており、ＡＮＤゲート５の出力は前述のよう
にＡＮＤゲート５の応答遅れや配線による遅延時定数の
影響からクロック信号φ２のタイミングよりも遅れが発
生する。したがって； トランスファトランジスタ４３
よりもトランスファトランジスタ３のほうがトランスフ
ァ動作を遅れて行うことになるが、予め確定したインバ
ータ２の出力を第２の保持手段４２によって確実に保持
しているので、保持手段４１はインバータ２の不確定な
出力論理値を保持するこ″とがない。すなわち、ＡＮＤ
ゲート５の応答遅れや配線による遅延時定数が変動した
場合であっても、。
第２の保持手段４２が予め前段の出力を保持しているの
で保持手段４１がレーシングの発生によって不確定なデ
ータを保持することがない。したがって、予め設定した
タイミングに従って確実な動作を行うことができる。ま
た、第２の保持手段４２と前段の回路、すなわち、トラ
ンスファトランジスタ１の動作タイミングは予め設定さ
れているノンオーバラップタイムを維持しつつ行われる
ので、高速動作時であってもレーシングが発生すること
はなく、高速動作時の安定性を確保することができる。
で保持手段４１がレーシングの発生によって不確定なデ
ータを保持することがない。したがって、予め設定した
タイミングに従って確実な動作を行うことができる。ま
た、第２の保持手段４２と前段の回路、すなわち、トラ
ンスファトランジスタ１の動作タイミングは予め設定さ
れているノンオーバラップタイムを維持しつつ行われる
ので、高速動作時であってもレーシングが発生すること
はなく、高速動作時の安定性を確保することができる。
第５図は本発明の第２実施例を示す図であり、第８図に
示す第２の従来例に本発明を適用したものである。なお
、同図において、第１実施例および第２の従来例と同一
構成の部材には同一符号を付してその説明を省略する。
示す第２の従来例に本発明を適用したものである。なお
、同図において、第１実施例および第２の従来例と同一
構成の部材には同一符号を付してその説明を省略する。
データバス１１のデータはトランスファトランジスタ５
１およびインバータ５２からなる第２の保持手段５３を
介して保持手段４１に伝達され、第２の保持手段５３に
よる伝達はクロック信号φ２のＨレベルを受けて行われ
る。したがって、トランスフ、アトランジスタ３は第２
の保持手段５３によって保持された確定したデータバス
１１上のデータをインバータ４に伝達することができ、
第１実施例と同様の作用効果を得ることができる。
１およびインバータ５２からなる第２の保持手段５３を
介して保持手段４１に伝達され、第２の保持手段５３に
よる伝達はクロック信号φ２のＨレベルを受けて行われ
る。したがって、トランスフ、アトランジスタ３は第２
の保持手段５３によって保持された確定したデータバス
１１上のデータをインバータ４に伝達することができ、
第１実施例と同様の作用効果を得ることができる。
本発明によれば、所定の論理レベルの信号をクロック信
号のタイミングで保持する第２の保持手段を設け、第２
の保持手段が所定の論理レベルの信号を予め保持するよ
うにしているので、レーシングの発生を回避することが
でき、安定な高速動作を確保した半導体集積回路を得る
ことができる。
号のタイミングで保持する第２の保持手段を設け、第２
の保持手段が所定の論理レベルの信号を予め保持するよ
うにしているので、レーシングの発生を回避することが
でき、安定な高速動作を確保した半導体集積回路を得る
ことができる。
第１〜３図は本発明の基本原理を示す図であり、第１図
はその第１の回路図、 第２図はその保持回路の一例を示す図、・第３図はその
第２の回路図、 第４図は本発明に係る半導体集積回路の第１実施例を示
すその構成を示す回路図、 第５図は本発明に係る半導体集積回路の第２実施例を示
すその構成を示す回路図、 第６〜８図は従来の半導体集積回路を示す図であり、 第６図はその第１の従来例を示す回路図、第７図はその
動作タイミングを示すタイミングチャート、 第８図はその第２の従来例を示す回路図である。 ４１・・・・・・保持手段、 。 ４２．５３・・・・・・第２の保持手段。 ６ノ
′−′″＼、ノ 構 第２の従来例を： 第８ 示す回路図 図
はその第１の回路図、 第２図はその保持回路の一例を示す図、・第３図はその
第２の回路図、 第４図は本発明に係る半導体集積回路の第１実施例を示
すその構成を示す回路図、 第５図は本発明に係る半導体集積回路の第２実施例を示
すその構成を示す回路図、 第６〜８図は従来の半導体集積回路を示す図であり、 第６図はその第１の従来例を示す回路図、第７図はその
動作タイミングを示すタイミングチャート、 第８図はその第２の従来例を示す回路図である。 ４１・・・・・・保持手段、 。 ４２．５３・・・・・・第２の保持手段。 ６ノ
′−′″＼、ノ 構 第２の従来例を： 第８ 示す回路図 図
Claims (1)
- 【特許請求の範囲】 所定の論理レベルの信号が入力されると、該信号を所
定のクロック信号のタイミングに基づいて保持する保持
手段を備えた半導体集積回路において、 前記保持手段の前段に、 前記論理レベル信号を前記クロック信号のタイミングで
保持するとともに、該保持値を前記保持手段に出力する
第２の保持手段を設けたことを特徴とする半導体集積回
路。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP63090941A JP2635360B2 (ja) | 1988-04-13 | 1988-04-13 | 半導体集積回路 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP63090941A JP2635360B2 (ja) | 1988-04-13 | 1988-04-13 | 半導体集積回路 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH01261925A true JPH01261925A (ja) | 1989-10-18 |
| JP2635360B2 JP2635360B2 (ja) | 1997-07-30 |
Family
ID=14012480
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP63090941A Expired - Fee Related JP2635360B2 (ja) | 1988-04-13 | 1988-04-13 | 半導体集積回路 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JP2635360B2 (ja) |
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| WO2002047267A1 (fr) * | 2000-12-04 | 2002-06-13 | Hitachi, Ltd | Dispositif à circuit imprimé à semi-conducteur |
| US6771558B2 (en) | 2001-12-21 | 2004-08-03 | Hynix Semiconductor Inc. | Semiconductor memory device |
Citations (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS5034434A (ja) * | 1973-07-30 | 1975-04-02 | ||
| JPS5954331A (ja) * | 1982-09-22 | 1984-03-29 | Sanyo Electric Co Ltd | ２入力ゲ−ト回路 |
| JPS6316710A (ja) * | 1986-07-09 | 1988-01-23 | Nec Corp | ラツチ回路 |
-
1988
- 1988-04-13 JP JP63090941A patent/JP2635360B2/ja not_active Expired - Fee Related
Patent Citations (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS5034434A (ja) * | 1973-07-30 | 1975-04-02 | ||
| JPS5954331A (ja) * | 1982-09-22 | 1984-03-29 | Sanyo Electric Co Ltd | ２入力ゲ−ト回路 |
| JPS6316710A (ja) * | 1986-07-09 | 1988-01-23 | Nec Corp | ラツチ回路 |
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| WO2002047267A1 (fr) * | 2000-12-04 | 2002-06-13 | Hitachi, Ltd | Dispositif à circuit imprimé à semi-conducteur |
| US6771558B2 (en) | 2001-12-21 | 2004-08-03 | Hynix Semiconductor Inc. | Semiconductor memory device |
Also Published As
| Publication number | Publication date |
|---|---|
| JP2635360B2 (ja) | 1997-07-30 |
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Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| LAPS | Cancellation because of no payment of annual fees |