JPS5955488A - 液晶駆動電圧内蔵の集積回路 - Google Patents
液晶駆動電圧内蔵の集積回路Info
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- JPS5955488A JPS5955488A JP16624182A JP16624182A JPS5955488A JP S5955488 A JPS5955488 A JP S5955488A JP 16624182 A JP16624182 A JP 16624182A JP 16624182 A JP16624182 A JP 16624182A JP S5955488 A JPS5955488 A JP S5955488A
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- liquid crystal
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- operational amplifier
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- 239000004973 liquid crystal related substance Substances 0.000 title claims description 6
- 239000004249 Erythorbin acid Substances 0.000 description 2
- 239000003795 chemical substances by application Substances 0.000 description 1
- 230000000593 degrading effect Effects 0.000 description 1
- 238000004519 manufacturing process Methods 0.000 description 1
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- Control Of Voltage And Current In General (AREA)
- Liquid Crystal (AREA)
- Liquid Crystal Display Device Control (AREA)
- Semiconductor Integrated Circuits (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
本発明は、出力として液晶パネル（以下ＬＯＤと略する
〕を用いる、液晶駆動電圧（以下ＶＬＤと略する）を内
蔵する集積回路（以下工Ｃと略する）に関する。
〕を用いる、液晶駆動電圧（以下ＶＬＤと略する）を内
蔵する集積回路（以下工Ｃと略する）に関する。
従来ＬＣＤの駆動電圧は、ＩＣ内で構成するか工０外で
構成されていた。ＩＣ内で構成する場合は、第２図、第
３図の回路の様に、ダイオード２トランジスタ４を直列
に何本も接続し、構成されていた。この場合に於ては、
工ａ製造上でのダイオード、トラ、ンジスタのスレショ
ールド電圧のバラツキがＶＬＤのバラツキとなり、ＶＩ
＋Ｄの絶対値は、±２０％はどバランいてしまっていた
。
構成されていた。ＩＣ内で構成する場合は、第２図、第
３図の回路の様に、ダイオード２トランジスタ４を直列
に何本も接続し、構成されていた。この場合に於ては、
工ａ製造上でのダイオード、トラ、ンジスタのスレショ
ールド電圧のバラツキがＶＬＤのバラツキとなり、ＶＩ
＋Ｄの絶対値は、±２０％はどバランいてしまっていた
。
そのため、高デユーテイーの動作マージンの小さいＬＯ
Ｄを点燈する場合には、表示品質が落ちてしまった。ま
たこの表示品質を跪保しようとすれば、ＩＣの歩留りを
落してＶＬＤの良い物を選ぶか、ＩＣ外部素子により’
ＶＬＤを構成していた。
Ｄを点燈する場合には、表示品質が落ちてしまった。ま
たこの表示品質を跪保しようとすれば、ＩＣの歩留りを
落してＶＬＤの良い物を選ぶか、ＩＣ外部素子により’
ＶＬＤを構成していた。
その結果表示品質を確保しようとする場合には、ＩＣの
コストアップが、外部素子分のコストアップとなり、Ｌ
ＯＤ使用製品のセット価格を高めてしまっていた。
コストアップが、外部素子分のコストアップとなり、Ｌ
ＯＤ使用製品のセット価格を高めてしまっていた。
であるから現在のすう勢であるＬＣＤの高デユーティ−
化、すなわちＬＯＤの動作マージンの減少化に於ては、
新しい回路が求められていた。
化、すなわちＬＯＤの動作マージンの減少化に於ては、
新しい回路が求められていた。
本発明はかかる要求を満すものであり、ｌＣ内の演算増
幅器、抵抗によるＶＬＤの断回路を特徴として、その目
的は、ＩＣ内蔵による、ＶＩＩＤ［圧のバラツキを押さ
えることにある。
幅器、抵抗によるＶＬＤの断回路を特徴として、その目
的は、ＩＣ内蔵による、ＶＩＩＤ［圧のバラツキを押さ
えることにある。
以下実施例に基づき本発明の詳細な説明する。
第１図は、本発明の一実施例である。
ＩＣ内のこの回路はグランド点ＧＮＤ５に対してＶＤＤ
６のプラス電源、ＶＳＳ７のマイナス電源の両電源間で
動作している。ＧＮＤ５に対して既に絶対値調整が成さ
れている基準電圧ｖｒｅｆ８（計測器等のＧＡ工Ｎ調整
を行うものは、全て絶対値調整が成される）が演算増幅
器９に、入力抵抗Ｒ，１０，帰遠抵抗Ｒ２１１で差動入
力される。演算増幅器９の出力Ｅ１１２はＧＮＤに対し
てＥｌ ＝−Ｖｒｅｆユ となる。
６のプラス電源、ＶＳＳ７のマイナス電源の両電源間で
動作している。ＧＮＤ５に対して既に絶対値調整が成さ
れている基準電圧ｖｒｅｆ８（計測器等のＧＡ工Ｎ調整
を行うものは、全て絶対値調整が成される）が演算増幅
器９に、入力抵抗Ｒ，１０，帰遠抵抗Ｒ２１１で差動入
力される。演算増幅器９の出力Ｅ１１２はＧＮＤに対し
てＥｌ ＝−Ｖｒｅｆユ となる。
Ｒ。
このＥｌ １２と’Ｖ Ｄ Ｄ ’６を抵抗Ｒ，１３，
抵抗Ｒ４１４により等分分割すると、この分割点Ｅ２１
５はＶＤＤ６より、 Ｅ ２ ＝（Ｖ ｒ ｅ ｆ」Ｖ Ｄ Ｄ ） ｕ、、
＋ Ｒ。
抵抗Ｒ４１４により等分分割すると、この分割点Ｅ２１
５はＶＤＤ６より、 Ｅ ２ ＝（Ｖ ｒ ｅ ｆ」Ｖ Ｄ Ｄ ） ｕ、、
＋ Ｒ。
１
３−１
＜＜ Ｒｓ −Ｒ４より、７エえ一■）＝（−Ｖｒｅｆ
−！！ｉ−ＶＤＤ ）／２１ となる。このＥ、１５を演算増’＃Ｊ器１６の同相入力
点へ入力し、差動入力点へは、ＧＮＤと演算増幅器１６
の出力Ｅ３１７を抵抗Ｒ，１８，抵抗Ｒ６１９で、等分
分割し帰還する。
−！！ｉ−ＶＤＤ ）／２１ となる。このＥ、１５を演算増’＃Ｊ器１６の同相入力
点へ入力し、差動入力点へは、ＧＮＤと演算増幅器１６
の出力Ｅ３１７を抵抗Ｒ，１８，抵抗Ｒ６１９で、等分
分割し帰還する。
演算増幅器１６出力Ｅ３１７はＶＤＤに対して、＜＜Ｒ
ｓ＝Ｒ６よりコ５」ゴム＝２） ６ ＝（−（Ｖｒｅｆ士十’ＶＤＤ／２−１−ＶＤＤ）２−
ＶＤＤと７．なる。
ｓ＝Ｒ６よりコ５」ゴム＝２） ６ ＝（−（Ｖｒｅｆ士十’ＶＤＤ／２−１−ＶＤＤ）２−
ＶＤＤと７．なる。
よって使用Ｉ＋ＯＤに合せて、−Ｖｒｅｆ−」を設１
定することにより、ＶＤＤとＥ３間に’ＶＬＤ電圧をイ
苛成できる。本発明では、ＶＬＤは誤差要因としては、
基準電圧ＶｒｅｆのＷ、ｆ整精度が±１％。
苛成できる。本発明では、ＶＬＤは誤差要因としては、
基準電圧ＶｒｅｆのＷ、ｆ整精度が±１％。
演算増幅器オフセット電圧による誤差が±２％。
内蔵抵抗の相対精度が、±２％程と考えられるため±５
％の絶対精度が達成できる。
％の絶対精度が達成できる。
以上、本発明によると、高デー−ティーの動作マージン
の小さいＬＣＤでもＩＣ内蔵のＶＬＤで表示品質を落す
ことなく点燈することができる。
の小さいＬＣＤでもＩＣ内蔵のＶＬＤで表示品質を落す
ことなく点燈することができる。
又、ＶＬＤを、工Ｃ外の外部素子に頼る必要もなくなる
ため、高デユーティ−ＩＩＣＤ使用製品のコストダウン
を達成できるものである。
ため、高デユーティ−ＩＩＣＤ使用製品のコストダウン
を達成できるものである。
第１図は、本発明の一実施例
第２１．４・第３図は従来の工ａ内蔵のＶＩ、Ｄ回路１
・・・・・・ ・・・ 工 Ｃ２・・・・・・・
・・工０内蔵ダイオード３・・・・・・・・・ＶＬＤ電
圧 ４・・・・・・・・・工Ｃ内蔵トランジスタ５・・・・
・・・・・両軍源のＧＮＤ点６・・・・・・・・・両軍
源のＶＳＳ点７・・・・・・・・・両軍源のＶＤＤ点８
・・・・・・・・・調整済基準電圧Ｖｒθｆ９ ・・・
・・・ ・・・ 演 算 増 ＋Ｗ 器１０・・・
・・・入力抵抗Ｒ。 １１・・・・・・帰還抵抗Ｒ７ １２・・・・・・演算増幅器９の出力Ｅ１１３・・・・
・・抵抗Ｒ３ １４・・・・・・抵抗Ｒ４ １５・・・・・・分割点Ｅ２ １６・・・・・・演算増１１１＋ｆ器 １７・・・・・・演算増幅器１６の出力Ｋｓ１８・・・
・・・抵抗Ｒ６ １９・・・・・・抵抗Ｒ６ 以 上 出願人 塩尻工業株式会社 代理人 弁理士 最上 務
・・・・・・ ・・・ 工 Ｃ２・・・・・・・
・・工０内蔵ダイオード３・・・・・・・・・ＶＬＤ電
圧 ４・・・・・・・・・工Ｃ内蔵トランジスタ５・・・・
・・・・・両軍源のＧＮＤ点６・・・・・・・・・両軍
源のＶＳＳ点７・・・・・・・・・両軍源のＶＤＤ点８
・・・・・・・・・調整済基準電圧Ｖｒθｆ９ ・・・
・・・ ・・・ 演 算 増 ＋Ｗ 器１０・・・
・・・入力抵抗Ｒ。 １１・・・・・・帰還抵抗Ｒ７ １２・・・・・・演算増幅器９の出力Ｅ１１３・・・・
・・抵抗Ｒ３ １４・・・・・・抵抗Ｒ４ １５・・・・・・分割点Ｅ２ １６・・・・・・演算増１１１＋ｆ器 １７・・・・・・演算増幅器１６の出力Ｋｓ１８・・・
・・・抵抗Ｒ６ １９・・・・・・抵抗Ｒ６ 以 上 出願人 塩尻工業株式会社 代理人 弁理士 最上 務
Claims (1)
- 調整済み基準電圧を入力し、両電源のグランド点より出
力に、マイナスの液晶駆動電圧を得る、演算増幅器と前
記演算増幅器の出力と両ＶＩＬ源のプラス電源の等分分
割点を、同相入力点に入力し、自らの出力の液晶駆動電
圧とグランド点の等分分割点を、差動入力点に入力する
演算増幅器を内蔵する、液晶駆動電圧内蔵の集積回路。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP16624182A JPS5955488A (ja) | 1982-09-24 | 1982-09-24 | 液晶駆動電圧内蔵の集積回路 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP16624182A JPS5955488A (ja) | 1982-09-24 | 1982-09-24 | 液晶駆動電圧内蔵の集積回路 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPS5955488A true JPS5955488A (ja) | 1984-03-30 |
| JPH0372987B2 JPH0372987B2 (ja) | 1991-11-20 |
Family
ID=15827722
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP16624182A Granted JPS5955488A (ja) | 1982-09-24 | 1982-09-24 | 液晶駆動電圧内蔵の集積回路 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS5955488A (ja) |
Citations (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS53139998A (en) * | 1977-05-13 | 1978-12-06 | Seiko Epson Corp | Integrated circuit for a-d conversion |
| JPS5544323U (ja) * | 1978-09-12 | 1980-03-22 | ||
| JPS562015A (en) * | 1979-06-18 | 1981-01-10 | Hitachi Ltd | Reference voltage generating circuit |
-
1982
- 1982-09-24 JP JP16624182A patent/JPS5955488A/ja active Granted
Patent Citations (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS53139998A (en) * | 1977-05-13 | 1978-12-06 | Seiko Epson Corp | Integrated circuit for a-d conversion |
| JPS5544323U (ja) * | 1978-09-12 | 1980-03-22 | ||
| JPS562015A (en) * | 1979-06-18 | 1981-01-10 | Hitachi Ltd | Reference voltage generating circuit |
Also Published As
| Publication number | Publication date |
|---|---|
| JPH0372987B2 (ja) | 1991-11-20 |
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