JPS595659A - 相補型ｍｉｓ集積回路 - Google Patents
相補型ｍｉｓ集積回路Info
- Publication number
- JPS595659A JPS595659A JP57115027A JP11502782A JPS595659A JP S595659 A JPS595659 A JP S595659A JP 57115027 A JP57115027 A JP 57115027A JP 11502782 A JP11502782 A JP 11502782A JP S595659 A JPS595659 A JP S595659A
- Authority
- JP
- Japan
- Prior art keywords
- diode
- source
- potential
- integrated circuit
- voltage
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Pending
Links
Classifications
-
- H—ELECTRICITY
- H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
- H10D—INORGANIC ELECTRIC SEMICONDUCTOR DEVICES
- H10D84/00—Integrated devices formed in or on semiconductor substrates that comprise only semiconducting layers, e.g. on Si wafers or on GaAs-on-Si wafers
- H10D84/80—Integrated devices formed in or on semiconductor substrates that comprise only semiconducting layers, e.g. on Si wafers or on GaAs-on-Si wafers characterised by the integration of at least one component covered by groups H10D12/00 or H10D30/00, e.g. integration of IGFETs
- H10D84/82—Integrated devices formed in or on semiconductor substrates that comprise only semiconducting layers, e.g. on Si wafers or on GaAs-on-Si wafers characterised by the integration of at least one component covered by groups H10D12/00 or H10D30/00, e.g. integration of IGFETs of only field-effect components
- H10D84/83—Integrated devices formed in or on semiconductor substrates that comprise only semiconducting layers, e.g. on Si wafers or on GaAs-on-Si wafers characterised by the integration of at least one component covered by groups H10D12/00 or H10D30/00, e.g. integration of IGFETs of only field-effect components of only insulated-gate FETs [IGFET]
- H10D84/85—Complementary IGFETs, e.g. CMOS
- H10D84/854—Complementary IGFETs, e.g. CMOS comprising arrangements for preventing bipolar actions between the different IGFET regions, e.g. arrangements for latchup prevention
Landscapes
- Metal-Oxide And Bipolar Metal-Oxide Semiconductor Integrated Circuits (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
（Ａ） 発明の技術分野
本発明は、相補型ＭＩＳ集積回路、特に寄生ダイオード
が非所望に順方向に導通してラッチ・アップを生じる危
険性がある如き使用態様がとられる相補型ＭＩＳ集積回
路において、上記寄生ダイオードに対して予め逆バイア
ス電圧を印加せしめておくような構成を採用した相補型
ＭＩＳ集積回路に関するものである。
が非所望に順方向に導通してラッチ・アップを生じる危
険性がある如き使用態様がとられる相補型ＭＩＳ集積回
路において、上記寄生ダイオードに対して予め逆バイア
ス電圧を印加せしめておくような構成を採用した相補型
ＭＩＳ集積回路に関するものである。
（Ｂ） 技術の背景と問題点
相補型ＭＩ８集積回路においては、例えば第１図に示す
如きＮ型基板１上にＰ型ウェル２金もうけてＰチャネル
・トランジスタ３とＮチャネル・トランジスタ４とを形
成せしめる如き相補＃ Ｍ Ｉ Ｓ集積回路においては
、基板ｌを電源電圧Ｖｃｃ に接続したとするとＰ型
ウェル２はグランドに接続され、集積回路上での信号電
位は上記電源電位とグランド電位との間にあるように配
慮される。これは、第１図図示の例えば戸とＮ、ＰとＮ
、ＰとＮ＋などの形で存在する寄生ダイオードが非所望
に導通しないようにするためである。
如きＮ型基板１上にＰ型ウェル２金もうけてＰチャネル
・トランジスタ３とＮチャネル・トランジスタ４とを形
成せしめる如き相補＃ Ｍ Ｉ Ｓ集積回路においては
、基板ｌを電源電圧Ｖｃｃ に接続したとするとＰ型
ウェル２はグランドに接続され、集積回路上での信号電
位は上記電源電位とグランド電位との間にあるように配
慮される。これは、第１図図示の例えば戸とＮ、ＰとＮ
、ＰとＮ＋などの形で存在する寄生ダイオードが非所望
に導通しないようにするためである。
しかし、上記電位関係の条件がくずれ易い使用態様がと
られるような場合に、上記寄生ダイオードが非所望に導
通して、いわゆるランチアンプが生じることがある。
られるような場合に、上記寄生ダイオードが非所望に導
通して、いわゆるランチアンプが生じることがある。
（Ｃ）発明の目的と構成
本発明は、上記の点を改善することを目的としており、
上記ラッチアップの発生が上記寄生ダイオードの非所望
な導通が１つの原因になる点を考慮して、非所望の導通
を生じ難い構成を採用するようにすることを目的として
いる。そしてそのため、本発明の相補型ＭＩＳ集積回路
は、−力の導電型の半導体基板と該一方の導電型の半導
体基板に形成された他方の導電型のウェルとに夫々逆極
性のトランジスタを形成してなり、上記一方の導電型の
半導体基板と上記他方の導電型のウェルとの接合に逆バ
イアスがかかるように電源が接続された相補型ＭＩＳ集
積回路であって、少なくとも一方の極性の上記トランジ
スタのソースはダイオードを介して上記電源に接続され
ることを特徴としている。以下図面を参照しつつ説明す
る。
上記ラッチアップの発生が上記寄生ダイオードの非所望
な導通が１つの原因になる点を考慮して、非所望の導通
を生じ難い構成を採用するようにすることを目的として
いる。そしてそのため、本発明の相補型ＭＩＳ集積回路
は、−力の導電型の半導体基板と該一方の導電型の半導
体基板に形成された他方の導電型のウェルとに夫々逆極
性のトランジスタを形成してなり、上記一方の導電型の
半導体基板と上記他方の導電型のウェルとの接合に逆バ
イアスがかかるように電源が接続された相補型ＭＩＳ集
積回路であって、少なくとも一方の極性の上記トランジ
スタのソースはダイオードを介して上記電源に接続され
ることを特徴としている。以下図面を参照しつつ説明す
る。
（Ｄ） 発明の実施例
第２図は従来の相補型ＭＩ８集積回路の等価的回路図、
第３図は本発明による一実施例の相補型ＭＩ８集積回路
の等価的回路図、第４図は第３図に対応する断面構造を
示す。
第３図は本発明による一実施例の相補型ＭＩ８集積回路
の等価的回路図、第４図は第３図に対応する断面構造を
示す。
第２図において符号１．２．３．４は夫々第１図に対応
し、５ｉ：Ｐヂャネルトランジスタのソースを表わして
いる。第２図図示の回路図は、第１図図示の集積回路に
対応した回路図を示しており、一般にＰチャネル・トラ
ンジスタ３のソース５と基板１とが共に電源Ｖｃｃ に
接続される構成がとられる。
し、５ｉ：Ｐヂャネルトランジスタのソースを表わして
いる。第２図図示の回路図は、第１図図示の集積回路に
対応した回路図を示しており、一般にＰチャネル・トラ
ンジスタ３のソース５と基板１とが共に電源Ｖｃｃ に
接続される構成がとられる。
上記ソース５と基板１との間には、図示ダイオード６の
如き寄生ダイオードが存在していて、一般には当該ダイ
メート６に対して逆バイアスが印加される電位関係が保
たれている。しかし、当該逆バイアス電圧は比較的小さ
い値であって、特殊な使用態様がとられる場合には、当
該ダイオード６が非所望に導通し、上述のラッチアップ
発生の原因となることがある。
如き寄生ダイオードが存在していて、一般には当該ダイ
メート６に対して逆バイアスが印加される電位関係が保
たれている。しかし、当該逆バイアス電圧は比較的小さ
い値であって、特殊な使用態様がとられる場合には、当
該ダイオード６が非所望に導通し、上述のラッチアップ
発生の原因となることがある。
第３図は上記の点を改善した本発明による一実施例の相
補型ＭＩ８集積回路の等価回路図を示している。図中の
符号１．２．３．４．５．６、Ｖｃｃ は第２図に対
応し、７．８は夫々ダイオードであって第１図図示の如
き集積回路上に一緒に形成されるもの、９．１０は夫々
ツェナ・ダイオードであって同じく集積回路上に一緒に
形成されるものを表わしている。
補型ＭＩ８集積回路の等価回路図を示している。図中の
符号１．２．３．４．５．６、Ｖｃｃ は第２図に対
応し、７．８は夫々ダイオードであって第１図図示の如
き集積回路上に一緒に形成されるもの、９．１０は夫々
ツェナ・ダイオードであって同じく集積回路上に一緒に
形成されるものを表わしている。
本発明の場合、Ｐチャネル・トランジスタ３のソース５
に対して、ダイオード７が直列に挿入された形で電源電
圧Ｖｃｃ から給電される。一方、基板１に対しては
電源電圧Ｖｃｃ が直接接続される。このために、ソー
ス５の電位は基板Ｉの電位よりもダイオード７の順方向
電圧降下分だけ低い値が与えられるよう、いわば保証さ
れた形となっている。このために、上述の如く、ダイオ
ード６が非所望に導通する危険性が劣なくなる。
に対して、ダイオード７が直列に挿入された形で電源電
圧Ｖｃｃ から給電される。一方、基板１に対しては
電源電圧Ｖｃｃ が直接接続される。このために、ソー
ス５の電位は基板Ｉの電位よりもダイオード７の順方向
電圧降下分だけ低い値が与えられるよう、いわば保証さ
れた形となっている。このために、上述の如く、ダイオ
ード６が非所望に導通する危険性が劣なくなる。
第３図１￥１示の構成においては、ダイオード７．８の
トランジスタ側に、グランド電位に接続され、るツェナ
・ダイオード９、ｌＯが介在するようにされている。こ
れによって、図示点（Ｐ）の電位は最大ツェナ雷、圧に
保持されることとなシ、何んらかの原因によってノイズ
が混入して、ソース５の電圧が非所望に上列しようとす
る如き事態が生じても、ツェナ・ダイオード９、ｌＯに
よって電位の上昇が抑止される。なお、第３図に於ける
ダイオード７は第４図の断面図に示す構造で形成すれば
良い。また、上記実施例ではＰチャネルトランジスタ３
のソースとＶｃｃ 間にダイオードを接続しているが
Ｎチャネルトランジスタ４０ンースと接地との間に接続
しても良い。
トランジスタ側に、グランド電位に接続され、るツェナ
・ダイオード９、ｌＯが介在するようにされている。こ
れによって、図示点（Ｐ）の電位は最大ツェナ雷、圧に
保持されることとなシ、何んらかの原因によってノイズ
が混入して、ソース５の電圧が非所望に上列しようとす
る如き事態が生じても、ツェナ・ダイオード９、ｌＯに
よって電位の上昇が抑止される。なお、第３図に於ける
ダイオード７は第４図の断面図に示す構造で形成すれば
良い。また、上記実施例ではＰチャネルトランジスタ３
のソースとＶｃｃ 間にダイオードを接続しているが
Ｎチャネルトランジスタ４０ンースと接地との間に接続
しても良い。
（約 発明の詳細
な説明した如く、本発明によれば、寄生ダイオードが非
所望に順方向に導）ｍする危険性が抑圧され、非所望な
ラッチアップを生じることが防止される。
所望に順方向に導）ｍする危険性が抑圧され、非所望な
ラッチアップを生じることが防止される。
第１図は相補型ＭＩＳ集積回路の一例の断面構造、第２
図は従来の相補型Ｍ Ｉ ８集積回路の等価的回路図、
第３図は本発明による一実施例の相補型ＭＩＳ集積回路
の等価的回路図、第４図は第３図に示す回路に対応する
断面図を示す。 図中、ｌは基板、２はＰ型ウェル、３はＰチャネル・ト
ランジスタ、４はＮチャネル・トランジスタ、５はソー
ス、６は寄生ダイオード、７．８はダイオード、９．１
０はツェナ・ダイオードを表わしている。 特許出願人 富士通株式会社
図は従来の相補型Ｍ Ｉ ８集積回路の等価的回路図、
第３図は本発明による一実施例の相補型ＭＩＳ集積回路
の等価的回路図、第４図は第３図に示す回路に対応する
断面図を示す。 図中、ｌは基板、２はＰ型ウェル、３はＰチャネル・ト
ランジスタ、４はＮチャネル・トランジスタ、５はソー
ス、６は寄生ダイオード、７．８はダイオード、９．１
０はツェナ・ダイオードを表わしている。 特許出願人 富士通株式会社
Claims (1)
- 一方の導電型の半導体基板と該一方の導電型の半導体基
板に形成された他方の導電型のウェルとに夫々逆極性の
トランジスタを形成してなり、上記一方の導電型の半導
体基板と上記他方の導電型のウェルとの接合に逆バイア
スがかがるように電源が接続された相補型ＭＩＳ集積回
路であって、少々くとも一方の極性の上記トランジスタ
のソースはダイオードを介して上記電源に接続されるこ
とを特徴とする相補型ＭＩＳ集積回路。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP57115027A JPS595659A (ja) | 1982-07-02 | 1982-07-02 | 相補型ｍｉｓ集積回路 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP57115027A JPS595659A (ja) | 1982-07-02 | 1982-07-02 | 相補型ｍｉｓ集積回路 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPS595659A true JPS595659A (ja) | 1984-01-12 |
Family
ID=14652404
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP57115027A Pending JPS595659A (ja) | 1982-07-02 | 1982-07-02 | 相補型ｍｉｓ集積回路 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS595659A (ja) |
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| EP0660520A3 (en) * | 1993-11-30 | 1996-11-27 | Siliconix Inc | Bidirectional current blocking MOSFET for battery isolating switches with protection against the wrong connection of a battery charger. |
| US5747891A (en) * | 1993-11-30 | 1998-05-05 | Siliconix Incorporated | Method of blocking bidirectional flow of current |
-
1982
- 1982-07-02 JP JP57115027A patent/JPS595659A/ja active Pending
Cited By (4)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| EP0660520A3 (en) * | 1993-11-30 | 1996-11-27 | Siliconix Inc | Bidirectional current blocking MOSFET for battery isolating switches with protection against the wrong connection of a battery charger. |
| US5682050A (en) * | 1993-11-30 | 1997-10-28 | Siliconix Incorporated | Bidirectional current blocking MOSFET for battery disconnect switching including protection against reverse connected battery charger |
| US5747891A (en) * | 1993-11-30 | 1998-05-05 | Siliconix Incorporated | Method of blocking bidirectional flow of current |
| US6087740A (en) * | 1993-11-30 | 2000-07-11 | Siliconix Incorporated | Portable computer containing bidirectional current blocking MOSFET for battery disconnect switching |
Similar Documents
| Publication | Publication Date | Title |
|---|---|---|
| US5767733A (en) | Biasing circuit for reducing body effect in a bi-directional field effect transistor | |
| JPH0412649B2 (ja) | ||
| EP0472202B1 (en) | Current mirror type constant current source circuit having less dependence upon supplied voltage | |
| JPH0436606B2 (ja) | ||
| JPH0157533B2 (ja) | ||
| EP0621693B1 (en) | BiCMOS output driver circuit | |
| US5923212A (en) | Bias generator for a low current divider | |
| US6642120B2 (en) | Semiconductor circuit | |
| JPS595659A (ja) | 相補型ｍｉｓ集積回路 | |
| US5132566A (en) | BiMOS semiconductor integrated circuit having short-circuit protection | |
| US5276362A (en) | BiCMOS TTL to CMOS level translator | |
| JP3386661B2 (ja) | 出力バッファ | |
| JP3610683B2 (ja) | アナログスイッチ回路 | |
| JPS63252464A (ja) | 半導体装置 | |
| JP2557534B2 (ja) | 半導体集積回路装置 | |
| JP2707956B2 (ja) | 半導体集積回路 | |
| JPH1028045A (ja) | Ｍｏｓトランジスタ回路 | |
| JP2917693B2 (ja) | 半導体集積回路 | |
| JPH0257345B2 (ja) | ||
| KR100248341B1 (ko) | Cmos의 배열방법 | |
| JPH0817933A (ja) | ダイオード回路 | |
| JPH0225237Y2 (ja) | ||
| KR100280437B1 (ko) | 씨모스트랜지스터구조 | |
| JP2584500B2 (ja) | Ｂｉ−ｃｍｏｓ半導体装置 | |
| JPH0329325B2 (ja) |