JPH0329325B2 - - Google Patents
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- Publication number
- JPH0329325B2 JPH0329325B2 JP59176653A JP17665384A JPH0329325B2 JP H0329325 B2 JPH0329325 B2 JP H0329325B2 JP 59176653 A JP59176653 A JP 59176653A JP 17665384 A JP17665384 A JP 17665384A JP H0329325 B2 JPH0329325 B2 JP H0329325B2
- Authority
- JP
- Japan
- Prior art keywords
- semiconductor region
- misfet
- semiconductor
- input
- voltage
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Expired - Lifetime
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Classifications
-
- H—ELECTRICITY
- H03—ELECTRONIC CIRCUITRY
- H03K—PULSE TECHNIQUE
- H03K19/00—Logic circuits, i.e. having at least two inputs acting on one output; Inverting circuits
- H03K19/003—Modifications for increasing the reliability for protection
- H03K19/00315—Modifications for increasing the reliability for protection in field-effect transistor circuits
Landscapes
- Logic Circuits (AREA)
- Physics & Mathematics (AREA)
- Engineering & Computer Science (AREA)
- Computer Hardware Design (AREA)
- Computing Systems (AREA)
- General Engineering & Computer Science (AREA)
- Mathematical Physics (AREA)
- Amplifiers (AREA)
- Metal-Oxide And Bipolar Metal-Oxide Semiconductor Integrated Circuits (AREA)
Description
【発明の詳細な説明】
この発明は、MIS（金属絶縁膜半導体）論理回
路における入力保護回路に関する。
路における入力保護回路に関する。
従来、MIS論理入力回路におけるゲート保護回
路として、第１図，第２図に示すような回路が公
知である。
路として、第１図，第２図に示すような回路が公
知である。
これらの回路は、保護抵抗Ｒとクランプ用
MISFET Q4とにより、高電圧入力に対するゲー
ト破壊防止を行なおうとするものである。
MISFET Q4とにより、高電圧入力に対するゲー
ト破壊防止を行なおうとするものである。
すなわち、高電圧入力に対して、クランプ用
MISFET Q4のサーフエイスブレイダウン又はド
レイン、基板間の接合ダイオードＤ，D′のブレ
ークダウン動作により、高電圧入力をクランプし
て、ゲート破壊防止を行なうおうとするものであ
る。
MISFET Q4のサーフエイスブレイダウン又はド
レイン、基板間の接合ダイオードＤ，D′のブレ
ークダウン動作により、高電圧入力をクランプし
て、ゲート破壊防止を行なうおうとするものであ
る。
しかし、従来のゲート保護回路にあつては、入
力信号の負のアンダーシユートにより、入力回路
が誤動作するという問題が判明した。
力信号の負のアンダーシユートにより、入力回路
が誤動作するという問題が判明した。
すなわち、第１図の回路において、アンダーシ
ユートの値が入力伝送ゲートMISFET Q1のしき
い値電圧により大きいと、入力伝送ゲート
MISFET Q1のゲートがオフレベルである接地電
位におさえられてもオンして、入力MISFET Q3
のゲートに蓄積されていた電荷がリークするもの
となる。
ユートの値が入力伝送ゲートMISFET Q1のしき
い値電圧により大きいと、入力伝送ゲート
MISFET Q1のゲートがオフレベルである接地電
位におさえられてもオンして、入力MISFET Q3
のゲートに蓄積されていた電荷がリークするもの
となる。
また、第２図に示すように、直接クロツクドイ
ンバータに入力するものにあつても、第３図に示
すように、負のアンダーシユートが入力される
と、クランプ用MISFET Q4のドレインＤが負の
電圧となり、基板Ｐとの間が順バイアスされる。
これらをエミツタ、ベースとし、クロツクドイン
バータを構成するMISFET Q3のドレインＤをコ
レクタとする寄生ラテラルトランジスタにより、
クロツクドインバータの出力に蓄積されていた電
荷がリークするものとなる。
ンバータに入力するものにあつても、第３図に示
すように、負のアンダーシユートが入力される
と、クランプ用MISFET Q4のドレインＤが負の
電圧となり、基板Ｐとの間が順バイアスされる。
これらをエミツタ、ベースとし、クロツクドイン
バータを構成するMISFET Q3のドレインＤをコ
レクタとする寄生ラテラルトランジスタにより、
クロツクドインバータの出力に蓄積されていた電
荷がリークするものとなる。
そして、第２図に示すように、基板にバツクバ
イアスを印加するものにおいては、従来のクラン
プ用MISFET Q4等のしきい値電圧が接合ダイオ
ードＤの順方向電圧VFより絶対値的に大きいも
のであつたため、｜VBB＋VF｜より大きなアンダ
ーシユートが入力されると基板から入力端子Ｐに
なつて電流が流れるため、基板バイアス電圧が変
動して論理回路の動作マージンが減少するものと
なる。
イアスを印加するものにおいては、従来のクラン
プ用MISFET Q4等のしきい値電圧が接合ダイオ
ードＤの順方向電圧VFより絶対値的に大きいも
のであつたため、｜VBB＋VF｜より大きなアンダ
ーシユートが入力されると基板から入力端子Ｐに
なつて電流が流れるため、基板バイアス電圧が変
動して論理回路の動作マージンが減少するものと
なる。
なお、MISFETの保護装置としては、特公昭
51−32511号公報に記載されたものが公知である。
51−32511号公報に記載されたものが公知である。
この発明は、これらの問題を解決するためなさ
れたもので、入力信号の負のアンダーシユートに
対する論理回路及び入力回路の誤動作をも防止し
たMIS入力保護回路を提供するためになされた。
れたもので、入力信号の負のアンダーシユートに
対する論理回路及び入力回路の誤動作をも防止し
たMIS入力保護回路を提供するためになされた。
この発明の一実施例においては、クランプ用
MISFETとして、入力回路等の論理回路を構成
するMISFETのしきい値電圧および寄生ラテラ
ルトランジスタのしきい値電圧より絶対値的に小
さなしきい値電圧のものが用いられる。
MISFETとして、入力回路等の論理回路を構成
するMISFETのしきい値電圧および寄生ラテラ
ルトランジスタのしきい値電圧より絶対値的に小
さなしきい値電圧のものが用いられる。
以下、実施例により、この発明を具体的に説明
する。
する。
第１図又は第２図に示すようなゲート保護回路
において、クランプ用MISFET Q4のしきい値電
圧を、通常の論理回路を構成するMISFET Q1〜
Q3のしきい値電圧（0.8〜1.2V程度）より絶対値
的に小さく、例えば0.2〜0.3V程度とする。一般
にMISFETのしきい値電圧は、チヤンネルの表
面不純物濃度、ゲート絶縁膜の膜質及び膜厚等に
より決定されるが、製造工程等において簡便であ
り、かつ、その制御が容易なイオン打ち込み法に
よりチヤンネルの表面不純物濃度を制御すること
が望ましい。すなわち、上記クランプ用ダイオー
ドQ4がｎチヤンネル型MISFETである場合には、
ｎ型不純物をゲート絶縁膜を通して選択的にチヤ
ンネル領域表面に導入することにより実現でき
る。
において、クランプ用MISFET Q4のしきい値電
圧を、通常の論理回路を構成するMISFET Q1〜
Q3のしきい値電圧（0.8〜1.2V程度）より絶対値
的に小さく、例えば0.2〜0.3V程度とする。一般
にMISFETのしきい値電圧は、チヤンネルの表
面不純物濃度、ゲート絶縁膜の膜質及び膜厚等に
より決定されるが、製造工程等において簡便であ
り、かつ、その制御が容易なイオン打ち込み法に
よりチヤンネルの表面不純物濃度を制御すること
が望ましい。すなわち、上記クランプ用ダイオー
ドQ4がｎチヤンネル型MISFETである場合には、
ｎ型不純物をゲート絶縁膜を通して選択的にチヤ
ンネル領域表面に導入することにより実現でき
る。
この実施例によれば、正の高電圧（ｎチヤンネ
ルMISFETの場合）に対するゲート破壊防止動
作は、従来と同様にクランプ用MISFET Q4のサ
ーフエイスブレイクダウン又はドレイン、基板間
のpn接合ダイオードＤによるブレイクダウンに
より、所定の電圧でクランプすることにより行な
われるものである。
ルMISFETの場合）に対するゲート破壊防止動
作は、従来と同様にクランプ用MISFET Q4のサ
ーフエイスブレイクダウン又はドレイン、基板間
のpn接合ダイオードＤによるブレイクダウンに
より、所定の電圧でクランプすることにより行な
われるものである。
そして、入力信号の負（ｎチヤンネル
MISFETの場合）のアンダーシユートに対して
は、クランプ用MISFET Q4のしきい値電圧が小
さいことより、−0.2〜−0.3Vでオンして、この電
圧にクランプするものであるため、第１図の回路
にあつては、伝送ゲートMISFET Q1がオンしな
いから、入力MISFET Q3のゲートに蓄積された
情報（電荷）の破壊が防止できるものとなる。
MISFETの場合）のアンダーシユートに対して
は、クランプ用MISFET Q4のしきい値電圧が小
さいことより、−0.2〜−0.3Vでオンして、この電
圧にクランプするものであるため、第１図の回路
にあつては、伝送ゲートMISFET Q1がオンしな
いから、入力MISFET Q3のゲートに蓄積された
情報（電荷）の破壊が防止できるものとなる。
また、第２図の回路においても、寄生ラテラル
トランジスタのベース・エミツタ間電圧が上記電
圧（0.2〜0.3V）でクランプされ、ラテラルトラ
ンジスタのしきい値電圧（0.7V程度）以下に抑
えられるから、コレクタを構成するMISFET Q3
のドレインに蓄積されていた情報（電荷）の破壊
が防止できる。
トランジスタのベース・エミツタ間電圧が上記電
圧（0.2〜0.3V）でクランプされ、ラテラルトラ
ンジスタのしきい値電圧（0.7V程度）以下に抑
えられるから、コレクタを構成するMISFET Q3
のドレインに蓄積されていた情報（電荷）の破壊
が防止できる。
そして、同図に示すように、基板バツクバイア
ス電圧−VBBを印加するものにおいても、入力信
号の負のアンダーシユートが、｜VBB＋VF｜より
大きくなつても、その前にMISFET Q4がオンし
て、入力電圧を−0.2〜−0.3Vにクランプするも
のであるため、ダイオードA′は逆バイアスされ
た状態、もしくは、そのしきい値電圧VFを超え
るように順バイアスされることがないから、基板
バツクバイアス電圧が変動することなく、動作マ
ージンが減少することもない。
ス電圧−VBBを印加するものにおいても、入力信
号の負のアンダーシユートが、｜VBB＋VF｜より
大きくなつても、その前にMISFET Q4がオンし
て、入力電圧を−0.2〜−0.3Vにクランプするも
のであるため、ダイオードA′は逆バイアスされ
た状態、もしくは、そのしきい値電圧VFを超え
るように順バイアスされることがないから、基板
バツクバイアス電圧が変動することなく、動作マ
ージンが減少することもない。
この発明は、前記説明した入力回路の他、種々
の入力回路に適用することができる。すなわち、
前記伝送ゲートMISFETによるもの、クロツク
ドインバータ回路によるものの他何んであつてよ
い。また、各回路を構成するMISFETは、ｐチ
ヤンネル型MISFETであつても同様に適用でき
るものである。
の入力回路に適用することができる。すなわち、
前記伝送ゲートMISFETによるもの、クロツク
ドインバータ回路によるものの他何んであつてよ
い。また、各回路を構成するMISFETは、ｐチ
ヤンネル型MISFETであつても同様に適用でき
るものである。
第１図，第２図は、それぞれMIS入力保護回路
の一例を示す回路図、第３図は、第２図の回路に
おける一部の構造断面図である。
の一例を示す回路図、第３図は、第２図の回路に
おける一部の構造断面図である。
Claims (1)
- 【特許請求の範囲】 １ 入力端子と、 保護抵抗と、 第１導電型の第１半導体領域に形成された第２
導電型の第２、第３半導体領域と上記第２、第３
半導体領域間の上記第１半導体領域上にゲート絶
縁膜を介して形成された第１ゲート電極とを有す
るクランプ用MISFETと、 上記第１半導体領域に形成された第２導電型の
第４、第５半導体領域と上記第４、第５半導体領
域間の上記第１半導体領域上にゲート絶縁膜を介
して形成された第２ゲート電極とを有する入力用
MISFETとを備えてなり、 上記第２半導体領域は上記保護抵抗を介して上
記入力端子に結合され、 上記第１ゲート電極及び上記第３半導体領域は
回路の基準電位点に結合され、 上記第２ゲート電極は上記第２半導体領域に結
合され、 上記クランプ用MISFETのしきい値電圧の絶
対値は上記第２半導体領域と上記第１半導体領域
とにより形成されるpn接合の順方向電圧の絶対
値よりも小さくされ、 上記保護抵抗は、上記第１半導体領域とpn接
合を形成することなく構成されてなる、 ことを特徴とする半導体集積回路装置。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP59176653A JPS60121820A (ja) | 1984-08-27 | 1984-08-27 | 半導体集積回路装置 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP59176653A JPS60121820A (ja) | 1984-08-27 | 1984-08-27 | 半導体集積回路装置 |
Related Parent Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP14239278A Division JPS5568736A (en) | 1978-11-20 | 1978-11-20 | Mis input protective circuit |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPS60121820A JPS60121820A (ja) | 1985-06-29 |
| JPH0329325B2 true JPH0329325B2 (ja) | 1991-04-23 |
Family
ID=16017339
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP59176653A Granted JPS60121820A (ja) | 1984-08-27 | 1984-08-27 | 半導体集積回路装置 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS60121820A (ja) |
Families Citing this family (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US4853561A (en) * | 1987-06-10 | 1989-08-01 | Regents Of The University Of Minnesota | Family of noise-immune logic gates and memory cells |
| KR101829074B1 (ko) | 2009-10-29 | 2018-02-13 | 가부시키가이샤 한도오따이 에네루기 켄큐쇼 | 반도체 장치 |
Family Cites Families (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS52127149A (en) * | 1976-04-19 | 1977-10-25 | Toshiba Corp | Semiconductor circuit |
-
1984
- 1984-08-27 JP JP59176653A patent/JPS60121820A/ja active Granted
Also Published As
| Publication number | Publication date |
|---|---|
| JPS60121820A (ja) | 1985-06-29 |
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