JPS5956741A - 半導体装置の製造方法 - Google Patents
半導体装置の製造方法Info
- Publication number
- JPS5956741A JPS5956741A JP57167138A JP16713882A JPS5956741A JP S5956741 A JPS5956741 A JP S5956741A JP 57167138 A JP57167138 A JP 57167138A JP 16713882 A JP16713882 A JP 16713882A JP S5956741 A JPS5956741 A JP S5956741A
- Authority
- JP
- Japan
- Prior art keywords
- film
- isolation region
- type silicon
- region
- etching
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Granted
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Classifications
-
- H—ELECTRICITY
- H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
- H10W—GENERIC PACKAGES, INTERCONNECTIONS, CONNECTORS OR OTHER CONSTRUCTIONAL DETAILS OF DEVICES COVERED BY CLASS H10
- H10W10/00—Isolation regions in semiconductor bodies between components of integrated devices
- H10W10/01—Manufacture or treatment
- H10W10/041—Manufacture or treatment of isolation regions comprising polycrystalline semiconductor materials
-
- H—ELECTRICITY
- H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
- H10W—GENERIC PACKAGES, INTERCONNECTIONS, CONNECTORS OR OTHER CONSTRUCTIONAL DETAILS OF DEVICES COVERED BY CLASS H10
- H10W10/00—Isolation regions in semiconductor bodies between components of integrated devices
- H10W10/40—Isolation regions comprising polycrystalline semiconductor materials
Landscapes
- Bipolar Transistors (AREA)
- Element Separation (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
（ｎ）発明の技術分野
本発明は半導体装置の製造方法のうち、特に半導体集積
回路（ｒ（；）の素子間分離領域とコレクタ分離領域と
のＵ形溝を同時に形成する新規な製法に関する。
回路（ｒ（；）の素子間分離領域とコレクタ分離領域と
のＵ形溝を同時に形成する新規な製法に関する。
０〕）従来技術と問題点
従前から窒化シリコン（ Ｓ．ｊ−ｓｉＪ＋） ｒｔ３
ｆ：利用した］Ｏ Ｐ （ ＩＳＯｌａｔｉＯｒｌＷ
Ｌｊｂ Ｏ）’ｒ’ＪＰ３ ａｎｄ Ｐｏｌ，ｙ Ｓ士
ＣＯｒｌ）方式の素子間分離領域の形成方法が知られて
おり、それば分離領域をエッチングしてＵ字形状の溝を
形成し、満内表面に二酸化シリコン（ Ｓｉ．Ｏ． ）
膜を形成して、その内部を多結晶シリコンで埋没させる
方法である。
ｆ：利用した］Ｏ Ｐ （ ＩＳＯｌａｔｉＯｒｌＷ
Ｌｊｂ Ｏ）’ｒ’ＪＰ３ ａｎｄ Ｐｏｌ，ｙ Ｓ士
ＣＯｒｌ）方式の素子間分離領域の形成方法が知られて
おり、それば分離領域をエッチングしてＵ字形状の溝を
形成し、満内表面に二酸化シリコン（ Ｓｉ．Ｏ． ）
膜を形成して、その内部を多結晶シリコンで埋没させる
方法である。
ところが、最近に至ってコレクタ分離領域をもＵ形溝に
形成し、同様にしてその溝内部をＳｉ−Ｃｌ．膜と多結
晶シリコン膜とで埋込む方法が用いられている。第１図
は、その工程断面図を示し、１はＰ型シリコン基体、２
は１１ ＋型シリコン結晶層（これは半導体素子の埋没
層である），３ｉＪ．ｎ型シリコン結晶層（これはベー
スやエミツタの形成領域となる）で、このようなシリコ
ン基板に対してコレクタ分離領域４はｎ十型シリコン層
２の直上またはその層の中間に達する深さとなり、また
素子間分離領域５はＰ型シリコン基体１まで達する深さ
となる。このようにコレクタ分離領域を誘電体分離で形
成する理由は、図示のようにウオールドベース（Ｗ〕且
ｅｄ． Ｂａ．Ｓｅ） ６を形成できるからコレクタベ
ースの接合面積が小さくなって、浮遊容量を小さくでき
る利点があるためである、またこのコレクタ分離領域は
必ずしも多結晶シリコンを埋込んだ１０Ｐ方式でなくて
も、ＳｉＯ膜のみを形成するアイソプレーナ方式でもよ
い。
形成し、同様にしてその溝内部をＳｉ−Ｃｌ．膜と多結
晶シリコン膜とで埋込む方法が用いられている。第１図
は、その工程断面図を示し、１はＰ型シリコン基体、２
は１１ ＋型シリコン結晶層（これは半導体素子の埋没
層である），３ｉＪ．ｎ型シリコン結晶層（これはベー
スやエミツタの形成領域となる）で、このようなシリコ
ン基板に対してコレクタ分離領域４はｎ十型シリコン層
２の直上またはその層の中間に達する深さとなり、また
素子間分離領域５はＰ型シリコン基体１まで達する深さ
となる。このようにコレクタ分離領域を誘電体分離で形
成する理由は、図示のようにウオールドベース（Ｗ〕且
ｅｄ． Ｂａ．Ｓｅ） ６を形成できるからコレクタベ
ースの接合面積が小さくなって、浮遊容量を小さくでき
る利点があるためである、またこのコレクタ分離領域は
必ずしも多結晶シリコンを埋込んだ１０Ｐ方式でなくて
も、ＳｉＯ膜のみを形成するアイソプレーナ方式でもよ
い。
しかしながら、上記のようにコレクタ分離領域４と素子
間分離領域５とはその深さを異にするため、別々に溝を
形成し、したがって２回のパターンニングと２回のエッ
チング工程が必要となり、それだけ工程は複雑になる。
間分離領域５とはその深さを異にするため、別々に溝を
形成し、したがって２回のパターンニングと２回のエッ
チング工程が必要となり、それだけ工程は複雑になる。
（Ｃ）発明の目的
本発明はこのような形成工程を短縮させることを目的と
する製造方法を提案するものである。
する製造方法を提案するものである。
（」）発明の構成
その日的は、一導電型半導体法板上に反対導電型半導体
層を成長し、その上面に：・’ｙＯｅＦ４を介したＳｌ
ｓｂｌ４膜のような半導体層と同じエッチングＮｌでエ
ッチング除去できて、且つエッチング比の小さな絶縁膜
を被着し、更にその上に保護膜を被着する工程、次いで
コレクタ分離領域上の上記保護膜を選択的に除去し、更
に素子間分離領域」−の上記保護膜および上記絶縁膜を
選択的に除去する工程、次いで全面を同時にリアクテイ
ブイオンエッチングによってエッチングし、上記両領域
に深さの異なるＵ形溝を形成する工程、次いで上記保護
膜を全面除去する工程が含まれる製造方法によって達成
される。
層を成長し、その上面に：・’ｙＯｅＦ４を介したＳｌ
ｓｂｌ４膜のような半導体層と同じエッチングＮｌでエ
ッチング除去できて、且つエッチング比の小さな絶縁膜
を被着し、更にその上に保護膜を被着する工程、次いで
コレクタ分離領域上の上記保護膜を選択的に除去し、更
に素子間分離領域」−の上記保護膜および上記絶縁膜を
選択的に除去する工程、次いで全面を同時にリアクテイ
ブイオンエッチングによってエッチングし、上記両領域
に深さの異なるＵ形溝を形成する工程、次いで上記保護
膜を全面除去する工程が含まれる製造方法によって達成
される。
（ｅ）発明の実施例
以下、図面を参照して一実施例によって詳細に説明する
。第２図ないし第５図は本発明にか＼る工程順断面図を
示し、先づ第２図に示すようにＰ型シリコン基体１１に
膜厚１． ５ ｐｍの１１”型シリコン層１２および膜
厚１．５μｍのｎ型シリコンｈηｌ３をエピタキシャル
成長し、その上面にｎ（．１，厚０．１５μ″′のＳｘ
Ｏ＊ ＩＩψ１４と膜厚０．３５μ〃ｊのＳ．’ｉ．Ｊ
Ｊ４１）５’（からなる絶縁膜を形成し、更にその上に
膜厚１７ｚ？？＋のＰＳＣ膜１６からなる保護膜を化学
気相成長 （ Ｃ ＶＪ−））法によって被着する。こ
覧でＳ１−Ｏｓ膜工４はシリコン法板面を傷めないよう
にＳｊ−ａ入膜との間に介在させる緩衡層である。
。第２図ないし第５図は本発明にか＼る工程順断面図を
示し、先づ第２図に示すようにＰ型シリコン基体１１に
膜厚１． ５ ｐｍの１１”型シリコン層１２および膜
厚１．５μｍのｎ型シリコンｈηｌ３をエピタキシャル
成長し、その上面にｎ（．１，厚０．１５μ″′のＳｘ
Ｏ＊ ＩＩψ１４と膜厚０．３５μ〃ｊのＳ．’ｉ．Ｊ
Ｊ４１）５’（からなる絶縁膜を形成し、更にその上に
膜厚１７ｚ？？＋のＰＳＣ膜１６からなる保護膜を化学
気相成長 （ Ｃ ＶＪ−））法によって被着する。こ
覧でＳ１−Ｏｓ膜工４はシリコン法板面を傷めないよう
にＳｊ−ａ入膜との間に介在させる緩衡層である。
次いで、’４”ｙ ３図に示すようにコレクタ分離領域
ｌ７を含む素子形成領域ｌ８上にレジスト膜マスク（図
示していない）を形成し、トリフロロメタン（Ｃｉｘｒ
８）ガメを用いるリアクティブイオンエッチングによっ
て素子間分離領域１９上のＰＳＧ膜１６，Ｓ．ＬＮ４１
１！；３ １５オヨヒＳｉＯｇｖ１４ ｆ−Ｔ−ッｆン
グｌ：ｊｔ去し、次に再度他のレジスト膜マスク（図示
していない）を形成して、コレクタ分離領域１７を露出
させ、他の領域をマスクで被覆して、弗酸によるウエッ
トエッチングあるいはＣ ＨＦｓガスを用いるリアクテ
ィブイオンエッチングによってコレクタ分離領域１７上
のＰＳＧ膜１６のみエッチング除去する。
ｌ７を含む素子形成領域ｌ８上にレジスト膜マスク（図
示していない）を形成し、トリフロロメタン（Ｃｉｘｒ
８）ガメを用いるリアクティブイオンエッチングによっ
て素子間分離領域１９上のＰＳＧ膜１６，Ｓ．ＬＮ４１
１！；３ １５オヨヒＳｉＯｇｖ１４ ｆ−Ｔ−ッｆン
グｌ：ｊｔ去し、次に再度他のレジスト膜マスク（図示
していない）を形成して、コレクタ分離領域１７を露出
させ、他の領域をマスクで被覆して、弗酸によるウエッ
トエッチングあるいはＣ ＨＦｓガスを用いるリアクテ
ィブイオンエッチングによってコレクタ分離領域１７上
のＰＳＧ膜１６のみエッチング除去する。
次いで、第４図に示すように四塩化炭素（ Ｃｃｌ．）
と三塩化硼１（Ｂｃ工ａ）との混合ガスを用いて、減圧
度Ｑ， Ｉ Ｔｏｒｒ，出力６５０Ｗとしたりアクディ
プイオンエッチングによって全１１Ｍを同時にエッチン
グすると、｛；６１示のようにコレクタ分離領域１７の
Ｕ形ｉ｛．｝をｌ］＋・還１シリコン層１２に到達させ
ると同時に、素子間分離領域１９のＵ形溝をｎ十型シリ
コン層を突き抜けてＰ型シリコン基体１１まで到達させ
ることかできる。即ち、ＳｉｓＮ＋ ｎ＋；ミ１５およ
び、ＳＩＯｓ ＋＋”ｌＫ １４からなるマスク材とシ
リコンとのエッチング比け１：４〜５であるから、膜Ｆ
？：０．１５斗０．３ ５ ＝ ０．５１ｌ′ｎのマス
ク材がコレクタ分離領域１７上でエッチング除去される
間に、素子間分離領域１９ ＴｉｄＯ．５ ／” Ｘ（
４〜５） ＝ ２−２．５μｍｆ７） シリコン層がエ
ッチングされ、更にエッチングが進行してコレクタ分離
領域で膜厚１、５／Ｉｎｌの１〕型シリコン層がエッチ
ング除去されると、素子間分離領域１９でも同様に１．
５ｐｍの厚さがエッチングされ、したカッテ（ ２
〜２．５／／”）＋１，５ ／／＋＃＝ ８．５−４／
ｔｍＯＵ形Ｕ％が形成される。
と三塩化硼１（Ｂｃ工ａ）との混合ガスを用いて、減圧
度Ｑ， Ｉ Ｔｏｒｒ，出力６５０Ｗとしたりアクディ
プイオンエッチングによって全１１Ｍを同時にエッチン
グすると、｛；６１示のようにコレクタ分離領域１７の
Ｕ形ｉ｛．｝をｌ］＋・還１シリコン層１２に到達させ
ると同時に、素子間分離領域１９のＵ形溝をｎ十型シリ
コン層を突き抜けてＰ型シリコン基体１１まで到達させ
ることかできる。即ち、ＳｉｓＮ＋ ｎ＋；ミ１５およ
び、ＳＩＯｓ ＋＋”ｌＫ １４からなるマスク材とシ
リコンとのエッチング比け１：４〜５であるから、膜Ｆ
？：０．１５斗０．３ ５ ＝ ０．５１ｌ′ｎのマス
ク材がコレクタ分離領域１７上でエッチング除去される
間に、素子間分離領域１９ ＴｉｄＯ．５ ／” Ｘ（
４〜５） ＝ ２−２．５μｍｆ７） シリコン層がエ
ッチングされ、更にエッチングが進行してコレクタ分離
領域で膜厚１、５／Ｉｎｌの１〕型シリコン層がエッチ
ング除去されると、素子間分離領域１９でも同様に１．
５ｐｍの厚さがエッチングされ、したカッテ（ ２
〜２．５／／”）＋１，５ ／／＋＃＝ ８．５−４／
ｔｍＯＵ形Ｕ％が形成される。
そのために、コレクタ分離領域のＪＪ形溝がｒ〕十型シ
リコン層に達すれば、素子間分離領域のＵ形溝にＰ型シ
リコン基体１１にまで到達する。この時Ｊ〕ＳＧ ｉ１
ｊ４ １ ６ ， ＳｌａＮ６Ｉｆンｊｌ５およびＳｉ
−ｏ ｓ膜からなるマスク材で被覆されている素子形成
領域１８には膜厚． ５ ／’ ”のマスクがあるため
に、シリコンを６〜７．５μ１１１の厚さまでエッチン
グしなければ露出しない。したがって素子形成領域は充
分にマスクされる。このような両領域の同時窓あけは、
両方の窓ともに段差が小さいから、窓あけ処理が容易と
なり、且つ高精度に形成されるものである。
リコン層に達すれば、素子間分離領域のＵ形溝にＰ型シ
リコン基体１１にまで到達する。この時Ｊ〕ＳＧ ｉ１
ｊ４ １ ６ ， ＳｌａＮ６Ｉｆンｊｌ５およびＳｉ
−ｏ ｓ膜からなるマスク材で被覆されている素子形成
領域１８には膜厚． ５ ／’ ”のマスクがあるため
に、シリコンを６〜７．５μ１１１の厚さまでエッチン
グしなければ露出しない。したがって素子形成領域は充
分にマスクされる。このような両領域の同時窓あけは、
両方の窓ともに段差が小さいから、窓あけ処理が容易と
なり、且つ高精度に形成されるものである。
次いで、第５図に示すように上面のｐ ｓ ｏｎ＜；＜
１６を弗酸でエッチング除去した後、公知のＴＯＰ法
によって素子間分離領域１７およびコレクタ分離領域１
９のＵ形溝内をＳｉ，膜２０と多結晶シリコンｉｉ；’
＋ ２１とで埋没させる。また第５図に示す断面構造の
代りに、ＣＶＤ法でＳ ｉＯ ｇ膜のみを埋没させても
よい。
１６を弗酸でエッチング除去した後、公知のＴＯＰ法
によって素子間分離領域１７およびコレクタ分離領域１
９のＵ形溝内をＳｉ，膜２０と多結晶シリコンｉｉ；’
＋ ２１とで埋没させる。また第５図に示す断面構造の
代りに、ＣＶＤ法でＳ ｉＯ ｇ膜のみを埋没させても
よい。
上記実施例は絶縁膜をＳ″ＬＯＢ膜を介した８ １８１
’１ ４膜とし、保護膜をＰＳＧ膜としたものであるが
、その他の絶縁膜や保護膜を用いてもよい。その場合に
、同じエッチング剤でエッチングされる絶縁膜と保護膜
とが望ましく、そうすればエッチング工程が簡略となる
。
’１ ４膜とし、保護膜をＰＳＧ膜としたものであるが
、その他の絶縁膜や保護膜を用いてもよい。その場合に
、同じエッチング剤でエッチングされる絶縁膜と保護膜
とが望ましく、そうすればエッチング工程が簡略となる
。
（ｆ）発明の効果
以上の説明から判るように、本発明によれば素さの違う
ＪＵ型溝が同時にエッチング形成されるため、製造工程
が短縮されて、歩留並びに品質の向上に好影響を与える
ものである。
ＪＵ型溝が同時にエッチング形成されるため、製造工程
が短縮されて、歩留並びに品質の向上に好影響を与える
ものである。
第１図は素子間分離領域とコレクタ分離領域とを形成し
た工程断面図．第２図ないし第５図は本発明にか！る製
造固定順断面図である。図中，１１１はＰ型シリコン基
板、，２．１２はｎ十型シリコン｝；，７，３．１３は
ｒｌ型シリコン層，４．１７はコレクク分離領域、．５
， １ ９ｉｒ．ｆ素子間分離領域、１４Ｓｊ○膜、５
はＳ：Ｌ３Ｎ＜膜，１６はＰＳ Ｇ形″Ｓ，１８は素子
形成領域を示す。
た工程断面図．第２図ないし第５図は本発明にか！る製
造固定順断面図である。図中，１１１はＰ型シリコン基
板、，２．１２はｎ十型シリコン｝；，７，３．１３は
ｒｌ型シリコン層，４．１７はコレクク分離領域、．５
， １ ９ｉｒ．ｆ素子間分離領域、１４Ｓｊ○膜、５
はＳ：Ｌ３Ｎ＜膜，１６はＰＳ Ｇ形″Ｓ，１８は素子
形成領域を示す。
Claims (1)
- 一導電型半導体基板上に反対導電型半導体層を成長し、
その上面に該半導体層と同じエッチング剤でエッチング
除去できて、且つ該半導体層よりエッチング比の小さな
絶縁膜を被着し、更にその上に保護膜を被着する工程、
次いでコレクタ分離領域上の上記保護膜を選択的に除去
し、更に素子間分離領域上の上記保護膜及び上記絶縁膜
を選択的に除去する工程、次いで全面を同時にリアクテ
ｒブイオンエッチングによってエッチングし、上記コレ
クタ分離領域と素子間分離領域とに深さの異なるＵ形溝
を形成する工程、次いで上記保護膜を前面除去する工程
が含まれてなることを特徴とする半導体装置の製造方法
。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP57167138A JPS5956741A (ja) | 1982-09-24 | 1982-09-24 | 半導体装置の製造方法 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP57167138A JPS5956741A (ja) | 1982-09-24 | 1982-09-24 | 半導体装置の製造方法 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPS5956741A true JPS5956741A (ja) | 1984-04-02 |
| JPH0420261B2 JPH0420261B2 (ja) | 1992-04-02 |
Family
ID=15844126
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP57167138A Granted JPS5956741A (ja) | 1982-09-24 | 1982-09-24 | 半導体装置の製造方法 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS5956741A (ja) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US5426067A (en) * | 1993-08-28 | 1995-06-20 | Nec Corporation | Method for manufacturing semiconductor device with reduced junction capacitance |
Citations (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS57204144A (en) * | 1981-06-10 | 1982-12-14 | Hitachi Ltd | Insulating and isolating method for semiconductor integrated circuit |
-
1982
- 1982-09-24 JP JP57167138A patent/JPS5956741A/ja active Granted
Patent Citations (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS57204144A (en) * | 1981-06-10 | 1982-12-14 | Hitachi Ltd | Insulating and isolating method for semiconductor integrated circuit |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US5426067A (en) * | 1993-08-28 | 1995-06-20 | Nec Corporation | Method for manufacturing semiconductor device with reduced junction capacitance |
Also Published As
| Publication number | Publication date |
|---|---|
| JPH0420261B2 (ja) | 1992-04-02 |
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