JPH0420261B2 - - Google Patents
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- Publication number
- JPH0420261B2 JPH0420261B2 JP57167138A JP16713882A JPH0420261B2 JP H0420261 B2 JPH0420261 B2 JP H0420261B2 JP 57167138 A JP57167138 A JP 57167138A JP 16713882 A JP16713882 A JP 16713882A JP H0420261 B2 JPH0420261 B2 JP H0420261B2
- Authority
- JP
- Japan
- Prior art keywords
- isolation region
- film
- semiconductor layer
- etching
- collector
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Expired - Lifetime
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Classifications
-
- H—ELECTRICITY
- H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
- H10W—GENERIC PACKAGES, INTERCONNECTIONS, CONNECTORS OR OTHER CONSTRUCTIONAL DETAILS OF DEVICES COVERED BY CLASS H10
- H10W10/00—Isolation regions in semiconductor bodies between components of integrated devices
- H10W10/01—Manufacture or treatment
- H10W10/041—Manufacture or treatment of isolation regions comprising polycrystalline semiconductor materials
-
- H—ELECTRICITY
- H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
- H10W—GENERIC PACKAGES, INTERCONNECTIONS, CONNECTORS OR OTHER CONSTRUCTIONAL DETAILS OF DEVICES COVERED BY CLASS H10
- H10W10/00—Isolation regions in semiconductor bodies between components of integrated devices
- H10W10/40—Isolation regions comprising polycrystalline semiconductor materials
Landscapes
- Bipolar Transistors (AREA)
- Element Separation (AREA)
Description
【発明の詳細な説明】
(a) 発明の技術分野
本発明は半導体装置の製造方法のうち、特に半
導体集積回路（IC）の素子間分離領域とコレク
タ分離領域とのＵ字溝を同時に形成する新規な製
法に関する。
導体集積回路（IC）の素子間分離領域とコレク
タ分離領域とのＵ字溝を同時に形成する新規な製
法に関する。
(b) 従来技術と問題点
従前から窒化シリコン（Si3N4）膜を利用した
IOP（Isolation with Oxide and Poly silicon）
方式の素子間分離領域の形成方法が知られてお
り、それは分離領域をエツチングしてＵ字形状の
溝を形成し、溝内表面に二酸化シリコン（SiO2）
膜を形成して、その内部を多結晶シリコンで埋没
させる方法である。
IOP（Isolation with Oxide and Poly silicon）
方式の素子間分離領域の形成方法が知られてお
り、それは分離領域をエツチングしてＵ字形状の
溝を形成し、溝内表面に二酸化シリコン（SiO2）
膜を形成して、その内部を多結晶シリコンで埋没
させる方法である。
ところが、最近に至つてコレクタ分離領域をも
Ｕ字溝に形成し、同様にしてその溝内部をSiO2
膜と多結晶シリコン膜とで埋込む方法が用いられ
ている。第１図はその工程断面図を示し、１はＰ
型シリコン基体，２はn+型シリコン結晶層（こ
れは半導体素子の埋没層である），３はｎ型シリ
コン結晶層（これはベースやエミツタの形成領域
となる）で、このようなシリコン基板に対してコ
レクタ分離領域４はn+型シリコン層２の直上ま
たはその層の中間に達する深さとなり、また素子
間分離領域５はＰ型シリコン基体１まで達する深
さとなる。このようにコレクタ分離領域を誘電体
分離で形成する理由は、図示のようにウオールド
ベース（Walled Base）６を形成できるからコ
レクタベースの接合面積が小さくなつて、浮游容
量を小さくできる利点があるためである、またこ
のコレクタ分離領域は必ずしも多結晶シリコンを
埋込んだIOP方式でなくても、SiO2膜のみを形成
するアイソプレーナ方式でもよい。
Ｕ字溝に形成し、同様にしてその溝内部をSiO2
膜と多結晶シリコン膜とで埋込む方法が用いられ
ている。第１図はその工程断面図を示し、１はＰ
型シリコン基体，２はn+型シリコン結晶層（こ
れは半導体素子の埋没層である），３はｎ型シリ
コン結晶層（これはベースやエミツタの形成領域
となる）で、このようなシリコン基板に対してコ
レクタ分離領域４はn+型シリコン層２の直上ま
たはその層の中間に達する深さとなり、また素子
間分離領域５はＰ型シリコン基体１まで達する深
さとなる。このようにコレクタ分離領域を誘電体
分離で形成する理由は、図示のようにウオールド
ベース（Walled Base）６を形成できるからコ
レクタベースの接合面積が小さくなつて、浮游容
量を小さくできる利点があるためである、またこ
のコレクタ分離領域は必ずしも多結晶シリコンを
埋込んだIOP方式でなくても、SiO2膜のみを形成
するアイソプレーナ方式でもよい。
しかしながら、上記のようにコレクタ分離領域
４と素子間分離領域５とはその深さを異にするた
め、別々に溝を形成し、したがつて２回のパター
ンニングと２回のエツチング工程が必要となり、
それだけ工程は複雑になる。
４と素子間分離領域５とはその深さを異にするた
め、別々に溝を形成し、したがつて２回のパター
ンニングと２回のエツチング工程が必要となり、
それだけ工程は複雑になる。
(c) 発明の目的
本発明はこのような形成工程を短縮させること
を目的とする製造方法を提案するものである。
を目的とする製造方法を提案するものである。
(d) 発明の構成
上記目的は本発明により、一導電型半導体基板
上に反対導電型半導体層を成長し、その上面に半
導体層と同じエツチング剤でエツチング除去で
き、かつ半導体層よりエツチング比の小さな絶縁
膜を被着し、さらにその上に保護膜を被着する工
程、次いで素子間分離領域上の保護膜および絶縁
膜を選択的に除去し、さらにコレクタ分離領域上
の保護膜を選択的に除去する工程、次いでコレク
タ分離領域上では保護膜をマスクとし、素子間分
離領域上では保護膜及び絶縁膜をマスクとして、
コレクタ分離領域で絶縁膜及び半導体層を、素子
間分離領域で半導体層を同時にリアクテイブオン
エツチングによつてエツチングし、コレクタ分離
領域と素子間分離領域とに深さの異なるＵ字溝を
形成する工程、次いで保護膜を全面除去する工程
が含まれてなることを特徴とする半導体層の製造
方法によつて達成される。
上に反対導電型半導体層を成長し、その上面に半
導体層と同じエツチング剤でエツチング除去で
き、かつ半導体層よりエツチング比の小さな絶縁
膜を被着し、さらにその上に保護膜を被着する工
程、次いで素子間分離領域上の保護膜および絶縁
膜を選択的に除去し、さらにコレクタ分離領域上
の保護膜を選択的に除去する工程、次いでコレク
タ分離領域上では保護膜をマスクとし、素子間分
離領域上では保護膜及び絶縁膜をマスクとして、
コレクタ分離領域で絶縁膜及び半導体層を、素子
間分離領域で半導体層を同時にリアクテイブオン
エツチングによつてエツチングし、コレクタ分離
領域と素子間分離領域とに深さの異なるＵ字溝を
形成する工程、次いで保護膜を全面除去する工程
が含まれてなることを特徴とする半導体層の製造
方法によつて達成される。
(e) 発明の実施例
以下、図面を参照して一実施例によつて詳細に
説明する。第２図ないし第５図は本発明にかゝる
工程順断面図を示し、先ず第２図に示すようにＰ
型シリコン基体１１に膜厚1.5μｍのn+型シリコン
層１２および膜厚1.5μｍのｎ型シリコン層１３を
エピタキシヤル成長し、その上面に膜厚0.15μｍ
のSiO2膜１４と厚膜0.35μｍのSi3N4膜からなる絶
縁膜を形成し、更にその上に膜厚1μｍのPSG膜
１６からなる保護膜を化学気相成長（CVD）法
によつて被着する。こゝでSiO2膜１４はシリコ
ン基板面を傷めないようにSi3N4膜との間に介在
させる緩衡層である。
説明する。第２図ないし第５図は本発明にかゝる
工程順断面図を示し、先ず第２図に示すようにＰ
型シリコン基体１１に膜厚1.5μｍのn+型シリコン
層１２および膜厚1.5μｍのｎ型シリコン層１３を
エピタキシヤル成長し、その上面に膜厚0.15μｍ
のSiO2膜１４と厚膜0.35μｍのSi3N4膜からなる絶
縁膜を形成し、更にその上に膜厚1μｍのPSG膜
１６からなる保護膜を化学気相成長（CVD）法
によつて被着する。こゝでSiO2膜１４はシリコ
ン基板面を傷めないようにSi3N4膜との間に介在
させる緩衡層である。
次いで、第３図に示すようにコレクタ分離領域
１７を含む素子形成領域１８上にレジスト膜マス
ク（図示していない）を形成し、トリフロロメタ
ン（CHF3）ガスを用いるリアクテイブオンエツ
チングによつて素子間分離領域１９上のPSG膜
１６，Si3N4膜１５およびSiO2膜１４をエツチン
グ除去し、次に再度他のレジスト膜マスク（図示
していない）を形成して、コレクタ分離領域１７
を露出させ、他の領域をマスクで被覆して、弗酸
によるウエツトエツチングあるいはCHF3ガスを
用いるリアクテイブオンエツチングによつてコレ
クタ分離領域１７上のPSG膜１６のみエツチン
グ除去する。
１７を含む素子形成領域１８上にレジスト膜マス
ク（図示していない）を形成し、トリフロロメタ
ン（CHF3）ガスを用いるリアクテイブオンエツ
チングによつて素子間分離領域１９上のPSG膜
１６，Si3N4膜１５およびSiO2膜１４をエツチン
グ除去し、次に再度他のレジスト膜マスク（図示
していない）を形成して、コレクタ分離領域１７
を露出させ、他の領域をマスクで被覆して、弗酸
によるウエツトエツチングあるいはCHF3ガスを
用いるリアクテイブオンエツチングによつてコレ
クタ分離領域１７上のPSG膜１６のみエツチン
グ除去する。
次いで、第４図に示すように四塩化炭素
（Ccl4）と三塩化硼素（BCl3）との混合ガスを用
いて、減圧度0.1Torr，出力650Wとしたリアクテイ
ブオンエツチングによつて全面を同時にエツチン
グすると、図示のようにコレクタ分離領域１７の
Ｕ形溝をn+型シリコン層１２に到着させると同
時に、素子間分離領域１９のＵ形溝をn+型シリ
コン層を突き抜けてＰ型シリコン基体１１まで到
達させることができる。即ち、Si3N4膜１５およ
び、SiO2膜１４からなるマスク材とシリコンと
のエツチング比は１：４〜５であるから、膜厚
0.15＋0.35＝0.5μｍのマスク材がコレクタ分離領
域１７上でエツチング除去される前に、素子間分
離領域１９では0.5μｍ×（４〜５）＝２〜2.5μｍの
シリコン層がエツチングされ、更にエツチングが
進行してコレクタ分離領域で膜厚1.5μｍのｎ型シ
リコン層がエツチング除去されると、素子間分離
領域１９でも同様に1.5μｍの厚さがエツチングさ
れ、したがつて（２〜2.5μｍ）＋1.5μｍ＝3.5〜4μ
ｍのＵ形溝が形成される。
（Ccl4）と三塩化硼素（BCl3）との混合ガスを用
いて、減圧度0.1Torr，出力650Wとしたリアクテイ
ブオンエツチングによつて全面を同時にエツチン
グすると、図示のようにコレクタ分離領域１７の
Ｕ形溝をn+型シリコン層１２に到着させると同
時に、素子間分離領域１９のＵ形溝をn+型シリ
コン層を突き抜けてＰ型シリコン基体１１まで到
達させることができる。即ち、Si3N4膜１５およ
び、SiO2膜１４からなるマスク材とシリコンと
のエツチング比は１：４〜５であるから、膜厚
0.15＋0.35＝0.5μｍのマスク材がコレクタ分離領
域１７上でエツチング除去される前に、素子間分
離領域１９では0.5μｍ×（４〜５）＝２〜2.5μｍの
シリコン層がエツチングされ、更にエツチングが
進行してコレクタ分離領域で膜厚1.5μｍのｎ型シ
リコン層がエツチング除去されると、素子間分離
領域１９でも同様に1.5μｍの厚さがエツチングさ
れ、したがつて（２〜2.5μｍ）＋1.5μｍ＝3.5〜4μ
ｍのＵ形溝が形成される。
そのために、コレクタ分離領域のＵ形溝がn+
型シリコン層に達すれば、素子間分離領域のＵ形
溝はＰ型シリコン基体１１にまで到達する。この
時PSG膜１６，Si3N4膜１５およびSiO2膜からな
るマスク材で被覆されている素子形成領域１８に
は膜厚1.5μｍのマスクがあるために、シリコンを
６〜7.5μｍの厚さまでエツチングしなければ露出
しない。したがつて素子形成領域は充分にマスク
される。このような両領域の同時窓あけは、両方
の窓ともに段差が小さいから、窓あけ処理が容易
となり、且つ高精度に形成されるものである。
型シリコン層に達すれば、素子間分離領域のＵ形
溝はＰ型シリコン基体１１にまで到達する。この
時PSG膜１６，Si3N4膜１５およびSiO2膜からな
るマスク材で被覆されている素子形成領域１８に
は膜厚1.5μｍのマスクがあるために、シリコンを
６〜7.5μｍの厚さまでエツチングしなければ露出
しない。したがつて素子形成領域は充分にマスク
される。このような両領域の同時窓あけは、両方
の窓ともに段差が小さいから、窓あけ処理が容易
となり、且つ高精度に形成されるものである。
次いで、第５図に示すように上面のPSG膜１
６を弗酸でエツチング除去した後、公知のIOP法
によつて素子間分離領域１７およびコレクタ分離
領域１９のＵ形溝内をSiO2膜２０と多結晶シリ
コン膜２１とで埋没させる。また第５図に示す断
面構造の代わりに、CVD法でSiO2膜のみを埋没
させてもよい。
６を弗酸でエツチング除去した後、公知のIOP法
によつて素子間分離領域１７およびコレクタ分離
領域１９のＵ形溝内をSiO2膜２０と多結晶シリ
コン膜２１とで埋没させる。また第５図に示す断
面構造の代わりに、CVD法でSiO2膜のみを埋没
させてもよい。
上記実施例は絶縁膜をSiO2膜を介したSi3N4膜
とし、保護膜をPSG膜としたものであるが、そ
の他の絶縁膜や保護膜を用いてもよい。その場合
に、同じエツチング剤でエツチングされる絶縁膜
と保護膜とが望ましく、そうすればエツチング工
程が簡略となる。
とし、保護膜をPSG膜としたものであるが、そ
の他の絶縁膜や保護膜を用いてもよい。その場合
に、同じエツチング剤でエツチングされる絶縁膜
と保護膜とが望ましく、そうすればエツチング工
程が簡略となる。
(f) 発明の効果
以上の説明から判るように、本発明によれば深
さの違うＵ形溝が同時にエツチング形成されるた
め、製造工程が短縮されて、歩留並びに品質の向
上に好影響を与えるものである。
さの違うＵ形溝が同時にエツチング形成されるた
め、製造工程が短縮されて、歩留並びに品質の向
上に好影響を与えるものである。
第１図は素子間分離領域とコレクタ分離領域と
を形成した工程断面図、第２図ないし第５図は本
発明にかゝる製造工程順断面図である。図中，
１，１１はＰ型シリコン基板、２，１２はn+型
シリコン層、３，１３はｎ型シリコン層、４，１
７はコレクタ分離領域、５，１９は素子間分離領
域、１４はSiO2膜，１５はSi3N4膜、１６はPSG
膜、１８は素子形成領域を示す。
を形成した工程断面図、第２図ないし第５図は本
発明にかゝる製造工程順断面図である。図中，
１，１１はＰ型シリコン基板、２，１２はn+型
シリコン層、３，１３はｎ型シリコン層、４，１
７はコレクタ分離領域、５，１９は素子間分離領
域、１４はSiO2膜，１５はSi3N4膜、１６はPSG
膜、１８は素子形成領域を示す。
Claims (1)
- １ 一導電型半導体基板上に反対導電型半導体層
を成長し、その上面に半導体層と同じエツチング
剤でエツチング除去でき、かつ半導体層よりエツ
チング比の小さな絶縁膜を被着し、さらにその上
に保護膜を被着する工程、次いで素子間分離領域
上の保護膜および絶縁膜を選択的に除去し、さら
にコレクタ分離領域上の保護膜を選択的に除去す
る工程、次いでコレクタ分離領域上では保護膜を
マスクとし、素子間分離領域上では保護膜及び絶
縁膜をマスクとして、コレクタ分離領域で絶縁膜
及び半導体層を、素子間分離領域で半導体層を同
時にリアクテイブオンエツチングによつてエツチ
ングし、コレクタ分離領域と素子間分離領域とに
深さの異なるＵ字溝を形成する工程、次いで保護
膜を全面除去する工程が含まれてなることを特徴
とする半導体層の製造方法。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP57167138A JPS5956741A (ja) | 1982-09-24 | 1982-09-24 | 半導体装置の製造方法 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP57167138A JPS5956741A (ja) | 1982-09-24 | 1982-09-24 | 半導体装置の製造方法 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPS5956741A JPS5956741A (ja) | 1984-04-02 |
| JPH0420261B2 true JPH0420261B2 (ja) | 1992-04-02 |
Family
ID=15844126
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP57167138A Granted JPS5956741A (ja) | 1982-09-24 | 1982-09-24 | 半導体装置の製造方法 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS5956741A (ja) |
Families Citing this family (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2914117B2 (ja) * | 1993-08-28 | 1999-06-28 | 日本電気株式会社 | 半導体装置の製造方法 |
Family Cites Families (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS57204144A (en) * | 1981-06-10 | 1982-12-14 | Hitachi Ltd | Insulating and isolating method for semiconductor integrated circuit |
-
1982
- 1982-09-24 JP JP57167138A patent/JPS5956741A/ja active Granted
Also Published As
| Publication number | Publication date |
|---|---|
| JPS5956741A (ja) | 1984-04-02 |
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