JPS5956760A - 半導体装置 - Google Patents
半導体装置Info
- Publication number
- JPS5956760A JPS5956760A JP58153280A JP15328083A JPS5956760A JP S5956760 A JPS5956760 A JP S5956760A JP 58153280 A JP58153280 A JP 58153280A JP 15328083 A JP15328083 A JP 15328083A JP S5956760 A JPS5956760 A JP S5956760A
- Authority
- JP
- Japan
- Prior art keywords
- layer
- polycrystalline
- silicon
- wiring
- wiring layer
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Granted
Links
Classifications
-
- H—ELECTRICITY
- H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
- H10W—GENERIC PACKAGES, INTERCONNECTIONS, CONNECTORS OR OTHER CONSTRUCTIONAL DETAILS OF DEVICES COVERED BY CLASS H10
- H10W20/00—Interconnections in chips, wafers or substrates
- H10W20/40—Interconnections external to wafers or substrates, e.g. back-end-of-line [BEOL] metallisations or vias connecting to gate electrodes
Landscapes
- Metal-Oxide And Bipolar Metal-Oxide Semiconductor Integrated Circuits (AREA)
- Semiconductor Memories (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
本発明は半導体装置ＵＣ関する。
シリコンゲートＭ ＯＳ （Ｍｅｔａｌ ０ｘｉｄｅ
Ｓｅｍｔ −ｃｏｎｄｕｃｔｏｒ ） ）ランジスタ
の／Ｉｆ徴の一つとして集積度に１９・′ｉ１−ている
ことか掲げらねるか、近年、より高集積化を目的として
多層配線宿造にする試みがなさ′ｉ１ている。
Ｓｅｍｔ −ｃｏｎｄｕｃｔｏｒ ） ）ランジスタ
の／Ｉｆ徴の一つとして集積度に１９・′ｉ１−ている
ことか掲げらねるか、近年、より高集積化を目的として
多層配線宿造にする試みがなさ′ｉ１ている。
すなわちシリコンゲートと同時に形成される多結晶シリ
コン層を一層目の配線層とし、層間絶縁膜を弁し、て形
成妊ノする配線層を二層目の配線層とするが、この二層
目の自己線層を一普二［リー１＠目の配碧層と同様多結
晶シリコン層で形成したものがある。そして前記層間絶
縁膜１ｔｄ’ ＣＶ Ｄ （Ｃｈｅｍｉ ｃａ １Ｖａ
ｐｏｕｒ ＤｅｐｏＳｉｔｉｏｎ）方法で形成される７
リコンｒ伎化ｌ′ｉにあるいＩＬＬ燐シリケートガラス
層が用いられ”ている。
コン層を一層目の配線層とし、層間絶縁膜を弁し、て形
成妊ノする配線層を二層目の配線層とするが、この二層
目の自己線層を一普二［リー１＠目の配碧層と同様多結
晶シリコン層で形成したものがある。そして前記層間絶
縁膜１ｔｄ’ ＣＶ Ｄ （Ｃｈｅｍｉ ｃａ １Ｖａ
ｐｏｕｒ ＤｅｐｏＳｉｔｉｏｎ）方法で形成される７
リコンｒ伎化ｌ′ｉにあるいＩＬＬ燐シリケートガラス
層が用いられ”ている。
しかしながら、従来における二層目の配線層は、シリコ
ン基板表面に形成されている絶、縁膜と層間Ｐ、縁膜と
の積層膜厚が太になることから、直接ソース層、あるい
はドレイン層との接続は困難になり、従って一層目の配
線層（あるいは三層目の配線層）との接続にかできない
ものであった。そのため、配線設計の限界か、ｆ）す、
ｌ、かも集伍度向上の妨げにもな−）でいた。
ン基板表面に形成されている絶、縁膜と層間Ｐ、縁膜と
の積層膜厚が太になることから、直接ソース層、あるい
はドレイン層との接続は困難になり、従って一層目の配
線層（あるいは三層目の配線層）との接続にかできない
ものであった。そのため、配線設計の限界か、ｆ）す、
ｌ、かも集伍度向上の妨げにもな−）でいた。
イ（て−傍目の配線Ｈつと二）ψつ目の配線層Ｊ−の接
Ｈシ・′ノ、・シバでし［，２）Ｌ−ホール４〜δ術Ｖ
ζよりｊ〆■接接続゛４−ろイ、のてＱ１ブイ・く、ア
ルミニウム配線層を介し７たものである。寸なわちｃ■
Ｄ方法１”−、ｌ：り形成さノＩＺ）／ｉ’・ｙ １ｉ
（ｉ Ｆｒｓ縁Ｉ！！番−＋１゛°ンポールが発生する
こＪ−；／）・ら、こり、 ％〜除くたｕ−）に膜ｊワ
を大々らＬめる結果１、スルーホール音）費ζおｉ−＋
るイ１配線層（多結晶バリコン層ブハらなる）の直接な
１１多絖Ｖ、１アルミニウムで形５Ｖさｔｔ ／こ配線
層の場合と比較１−て信頼性ｐこ乏しくなるからである
。１．六−か−〕でＷ″（造工数が炉雑Ｇてなること（
叶もちろんのことや＆ｊり年積度向上の妨げにな・）て
いた。
Ｈシ・′ノ、・シバでし［，２）Ｌ−ホール４〜δ術Ｖ
ζよりｊ〆■接接続゛４−ろイ、のてＱ１ブイ・く、ア
ルミニウム配線層を介し７たものである。寸なわちｃ■
Ｄ方法１”−、ｌ：り形成さノＩＺ）／ｉ’・ｙ １ｉ
（ｉ Ｆｒｓ縁Ｉ！！番−＋１゛°ンポールが発生する
こＪ−；／）・ら、こり、 ％〜除くたｕ−）に膜ｊワ
を大々らＬめる結果１、スルーホール音）費ζおｉ−＋
るイ１配線層（多結晶バリコン層ブハらなる）の直接な
１１多絖Ｖ、１アルミニウムで形５Ｖさｔｔ ／こ配線
層の場合と比較１−て信頼性ｐこ乏しくなるからである
。１．六−か−〕でＷ″（造工数が炉雑Ｇてなること（
叶もちろんのことや＆ｊり年積度向上の妨げにな・）て
いた。
十ノ１．故本発明の目的番；［配線設計（で融通性があ
り、かつイ（゛私Ｊｉ’を白土う４ト／こ与体体装信ン
・捉１ｉ１寸、もものＴ′ある８以下−Ｐ施例を用いて
本発明を説すする。
り、かつイ（゛私Ｊｉ’を白土う４ト／こ与体体装信ン
・捉１ｉ１寸、もものＴ′ある８以下−Ｐ施例を用いて
本発明を説すする。
第１図にＪ、本発明に係る半導体装置の一実施例を示す
断面構成（ゾである。同図においてｐ （、）、ｌｊシ
リコン基板１があり、この表面にｆ択酸化方法により所
定領域を囲んだ比較的膜厚の犬なるシリコン酸化膜２が
形成さｉｌでいＺ・。ぞしてこのシリコン酸化膜２下に
おいて一γＪ牛Ｍ、 ＯＳ発生を防止する■〕１−型シ
リコンバ４３が形成されてい；’、ｉ）、前記所定領域
の一方にはソース層４、ドレイン層５がＮ ４’型不純
物の選択拡散で形ルｓ＞ ａ ：ｎ、イアの川１のＰ型
シリコン基板１表面には、外周面全域＆７ニシリコンｐ
：Ｊ（酸化膜６で被わ牙Ｌ ｆ（ニゲ−１・電極である
多結晶シ１ノコン層７が配設さ〕して／′リコング・−
Ｉ Ｐ、ｉ （ｌ Ｓ ｌランラスタ８が彫ｌｙさＪＬ
−（いる。なお前記シリコン酸化月莫６のうち多結晶７
９７１７層７の下１テにあるものはゲー） ｒｉ！ｉｌ
１Ｑと称する誘’屯１ｉ！５．であＺ）。前記シリコン
酸化ｊ摸２の上面には＝ｉｌ記９結晶′／１１コン漕７
と同時に形成されて一層目の配線層となる多結晶シリコ
ン層９，１０が形成さノ］〜でいる。、このうち多結晶
ノリコン層ＪＯけ他方Ｇ′）前ｔｆｊ’＝ Ｉ９ｒ定領
ＩＷ内ンこ比較的薄いシリコン酸化膜ＩＪを介［７て延
在さノドでおり、この多結ｄ＾シリコン層１０とＰ型シ
リコン基板１間にコンデンサを構成している。寸た前記
多結晶−ンリコン層９，１０の外周面は二層目の配、ｍ
層ど接糸）゛「すべき個所を除いて、前記シリコン熱酸
化膜６と同時に形成さノするシリコン熱酸化膜１２が形
成されている。このシリコン介！（酸化膜１２は層間絶
紡−１１０となるものであり、この上面にＶ１直接二層
目の配線層と庁る多結晶シリコンノ會１３が形成され、
−・層目の配線層となる多結晶シリコン層９との接続Ｖ
」前記シリコンが酸化ＪＪψ１２か形成さＪ］−でいな
い領域（ヌル−ポール部１において直接になさｉｌてい
る。寸たこの多結晶シリコン層１３けその一端部におい
てシリコンゲー） ＭＯＳ）ランジスタ８のドレイン層
５と接続され、他端部においては前記うリコンゲートＭ
ＯＳトランジスタ８が形成されている所定領域外の他の
所定領域の中火部にシリコン熱酸化膜１１’！ｒ−介し
て延在さｉｌ。ている。この延在部の多結晶シリコン層
］ ：３ 、＋ｉ：Ｉ’ＭＯ８ｌ・ランジスタのゲー）
！極となるもので、ドレイン層１４はこの多結晶シリコ
ン消１３ａと若干重畳してＰ型シリコン基板１表面に形
成さノ［ている。なおソース層４（ｌ多結晶シリコ７層
１０、シリコン酸化膜１１、Ｐ型シリコン基板１とから
構成さハるコンデンサの一端子を兼ねるものであること
から、特別に＆Ｊ影形成れていない。
断面構成（ゾである。同図においてｐ （、）、ｌｊシ
リコン基板１があり、この表面にｆ択酸化方法により所
定領域を囲んだ比較的膜厚の犬なるシリコン酸化膜２が
形成さｉｌでいＺ・。ぞしてこのシリコン酸化膜２下に
おいて一γＪ牛Ｍ、 ＯＳ発生を防止する■〕１−型シ
リコンバ４３が形成されてい；’、ｉ）、前記所定領域
の一方にはソース層４、ドレイン層５がＮ ４’型不純
物の選択拡散で形ルｓ＞ ａ ：ｎ、イアの川１のＰ型
シリコン基板１表面には、外周面全域＆７ニシリコンｐ
：Ｊ（酸化膜６で被わ牙Ｌ ｆ（ニゲ−１・電極である
多結晶シ１ノコン層７が配設さ〕して／′リコング・−
Ｉ Ｐ、ｉ （ｌ Ｓ ｌランラスタ８が彫ｌｙさＪＬ
−（いる。なお前記シリコン酸化月莫６のうち多結晶７
９７１７層７の下１テにあるものはゲー） ｒｉ！ｉｌ
１Ｑと称する誘’屯１ｉ！５．であＺ）。前記シリコン
酸化ｊ摸２の上面には＝ｉｌ記９結晶′／１１コン漕７
と同時に形成されて一層目の配線層となる多結晶シリコ
ン層９，１０が形成さノ］〜でいる。、このうち多結晶
ノリコン層ＪＯけ他方Ｇ′）前ｔｆｊ’＝ Ｉ９ｒ定領
ＩＷ内ンこ比較的薄いシリコン酸化膜ＩＪを介［７て延
在さノドでおり、この多結ｄ＾シリコン層１０とＰ型シ
リコン基板１間にコンデンサを構成している。寸た前記
多結晶−ンリコン層９，１０の外周面は二層目の配、ｍ
層ど接糸）゛「すべき個所を除いて、前記シリコン熱酸
化膜６と同時に形成さノするシリコン熱酸化膜１２が形
成されている。このシリコン介！（酸化膜１２は層間絶
紡−１１０となるものであり、この上面にＶ１直接二層
目の配線層と庁る多結晶シリコンノ會１３が形成され、
−・層目の配線層となる多結晶シリコン層９との接続Ｖ
」前記シリコンが酸化ＪＪψ１２か形成さＪ］−でいな
い領域（ヌル−ポール部１において直接になさｉｌてい
る。寸たこの多結晶シリコン層１３けその一端部におい
てシリコンゲー） ＭＯＳ）ランジスタ８のドレイン層
５と接続され、他端部においては前記うリコンゲートＭ
ＯＳトランジスタ８が形成されている所定領域外の他の
所定領域の中火部にシリコン熱酸化膜１１’！ｒ−介し
て延在さｉｌ。ている。この延在部の多結晶シリコン層
］ ：３ 、＋ｉ：Ｉ’ＭＯ８ｌ・ランジスタのゲー）
！極となるもので、ドレイン層１４はこの多結晶シリコ
ン消１３ａと若干重畳してＰ型シリコン基板１表面に形
成さノ［ている。なおソース層４（ｌ多結晶シリコ７層
１０、シリコン酸化膜１１、Ｐ型シリコン基板１とから
構成さハるコンデンサの一端子を兼ねるものであること
から、特別に＆Ｊ影形成れていない。
そしてこのように加工されプζ表面には燐シリケートガ
ラス層１５が被覆されている１１そし、てンースＪｖ１
４およびドレイン層］４は多結晶シリコ７Ｍ１３と同時
に形成する多結晶シリコン層の配線層と直接接続させて
いるか、あるいは配線設計の要求から、前記燐シリケー
トカラス７侍１５に形成されたコンタクト孔部でアルミ
ニウム蒸着で形成される配線層と接続されている。
ラス層１５が被覆されている１１そし、てンースＪｖ１
４およびドレイン層］４は多結晶シリコ７Ｍ１３と同時
に形成する多結晶シリコン層の配線層と直接接続させて
いるか、あるいは配線設計の要求から、前記燐シリケー
トカラス７侍１５に形成されたコンタクト孔部でアルミ
ニウム蒸着で形成される配線層と接続されている。
第１図に示す半導体装置の等価回路は第２図に示すよう
になる。
になる。
このようにシリコンゲートＭＯ８）ランジスタのシリコ
ンゲート、！：同時に形成する多結晶シリコン層を一層
目の配線層とし、酸化性の雰囲気中で熱処理を施すこと
によって前記配線層の外周面にシリコン熱酸化膜の初膜
を形成すれば、このシリコン熱酸化膜はピンホールの少
い酸什、膜と（−で知られていることから、膜Ｊすが小
であっても周間絶緑月悟とすることができる。
ンゲート、！：同時に形成する多結晶シリコン層を一層
目の配線層とし、酸化性の雰囲気中で熱処理を施すこと
によって前記配線層の外周面にシリコン熱酸化膜の初膜
を形成すれば、このシリコン熱酸化膜はピンホールの少
い酸什、膜と（−で知られていることから、膜Ｊすが小
であっても周間絶緑月悟とすることができる。
そのため、多結晶シリコン層で構成される二層目の配線
層と一層目の配線／Ｐ１を接続、させる場合、前記層間
絶縁膜に形成さノするスルーホール部において直接＠枕
させても信頼性に優第１．た接続がなさノする。［〜か
も前記スルーフトールｄ層間絶紅膜の膜厚が比較的薄い
ためにその径を小とすることができ集稍度白土を達成で
きる一要素となる。
層と一層目の配線／Ｐ１を接続、させる場合、前記層間
絶縁膜に形成さノするスルーホール部において直接＠枕
させても信頼性に優第１．た接続がなさノする。［〜か
も前記スルーフトールｄ層間絶紅膜の膜厚が比較的薄い
ためにその径を小とすることができ集稍度白土を達成で
きる一要素となる。
甘た上述した如く、層間絶縁膜の膜厚は比較的薄いこと
から、二層目の配線層を直接ソース層、ドレイン層等に
容易に接続でき、配線設計の融通性ひいでは年債度向上
を図ることができる。
から、二層目の配線層を直接ソース層、ドレイン層等に
容易に接続でき、配線設計の融通性ひいでは年債度向上
を図ることができる。
なおこのようにすることによって上述したと同様な理由
で、二層目の配線層をＭＯＳ）ランジスタのシリコンゲ
ートとすることができ、才だ二層目の配線層である多結
晶シリコン層ｒ」、この中に予めＮ型不純物等をドープ
したものを用い熱処理によってソース層矛、るいはドレ
イン層等を形成できる管種々の効果を有するものである
。
で、二層目の配線層をＭＯＳ）ランジスタのシリコンゲ
ートとすることができ、才だ二層目の配線層である多結
晶シリコン層ｒ」、この中に予めＮ型不純物等をドープ
したものを用い熱処理によってソース層矛、るいはドレ
イン層等を形成できる管種々の効果を有するものである
。
本実施例１ｆ：１−例と１１シリコンゲ一トＭｏｓトラ
ンジスタが組み込まれている半導体装置について述べた
ものであるが、これに限定さ第１ることはなく、多結晶
シリコン層を配線ＩＦ’とした多層配線Ｎ？５構造を有
する半導体装置全てに応用できるものでを、る。
ンジスタが組み込まれている半導体装置について述べた
ものであるが、これに限定さ第１ることはなく、多結晶
シリコン層を配線ＩＦ’とした多層配線Ｎ？５構造を有
する半導体装置全てに応用できるものでを、る。
以上述べたように本発明に係る半導体装Ｖによりは、配
線設計に融通性があり、かつ叶積厖を向−］ニさせるこ
とができる。
線設計に融通性があり、かつ叶積厖を向−］ニさせるこ
とができる。
第１図は本発明に係る士うＡ体装拗の一実施例を示す断
面図、第２図は前記半導体装置の等価回路を示す回路図
である。 １・・・Ｐ型シリコン基板、２・・・シリコン酸化膜、
３・・・Ｐ＋型シリコン層、４・・・ソース層、５，１
４・・・ドレイン層、６，１１．１２・・・シリコン熱
酸化膜、７，９，１０．１３・・・多結晶シリコン層、
８・・・シリコンケートＭＯ８）ランジスタ、１５・・
・燐シリケートガラス層。
面図、第２図は前記半導体装置の等価回路を示す回路図
である。 １・・・Ｐ型シリコン基板、２・・・シリコン酸化膜、
３・・・Ｐ＋型シリコン層、４・・・ソース層、５，１
４・・・ドレイン層、６，１１．１２・・・シリコン熱
酸化膜、７，９，１０．１３・・・多結晶シリコン層、
８・・・シリコンケートＭＯ８）ランジスタ、１５・・
・燐シリケートガラス層。
Claims (1)
- １ 仝１パ導体基析の表面に選択的に形成される厚い絶
縁膜と、上記厚い絶、縁膜によって囲寸れかつそ第１そ
ノ１に分１’ｉｆ［される第１および第２の所定領域と
、上記第１の所定領域に上記厚い絶縁膜よりも薄い絶縁
膜を有Ｉ７て形成されるコンデンサおよび第１のＭｏｓ
＋・ランジスタと、−上記第２の所定領域に上記厚い超
１．縁膜」：りも薄い絶縁膜を有して形Ｒさ）７る第２
のＭｏ５ｔ・ランジスタとからなり、上記第１の所定領
域に形成さノ１．るコンデンサの電極ｄ第１ノ會の多結
晶シリコン層から成り一上記第１の所定領域に形ｈｌｉ
さ：ｌ＋る第１のＭｏ８）ランジスタのゲー） ？ｌｊ
極は第２ノ會の多結晶シリコン層から成ると共に、この
第２７Ｍの多結晶シリコン層ｄ、」二Ｍｆ、’＋第２の
所定領域に形ｒＪｙされる第２のＭｏ８）ランジスタの
半導体領域に直接接続さズ１ていることを特徴とする半
導体装ｆべ。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP58153280A JPS5956760A (ja) | 1983-08-24 | 1983-08-24 | 半導体装置 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP58153280A JPS5956760A (ja) | 1983-08-24 | 1983-08-24 | 半導体装置 |
Related Parent Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP10058276A Division JPS5326688A (en) | 1976-08-25 | 1976-08-25 | Semiconductor device |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPS5956760A true JPS5956760A (ja) | 1984-04-02 |
| JPS6349388B2 JPS6349388B2 (ja) | 1988-10-04 |
Family
ID=15559014
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP58153280A Granted JPS5956760A (ja) | 1983-08-24 | 1983-08-24 | 半導体装置 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS5956760A (ja) |
-
1983
- 1983-08-24 JP JP58153280A patent/JPS5956760A/ja active Granted
Also Published As
| Publication number | Publication date |
|---|---|
| JPS6349388B2 (ja) | 1988-10-04 |
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