JPH02865B2 - - Google Patents
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- Publication number
- JPH02865B2 JPH02865B2 JP56160547A JP16054781A JPH02865B2 JP H02865 B2 JPH02865 B2 JP H02865B2 JP 56160547 A JP56160547 A JP 56160547A JP 16054781 A JP16054781 A JP 16054781A JP H02865 B2 JPH02865 B2 JP H02865B2
- Authority
- JP
- Japan
- Prior art keywords
- layer
- substrate
- silicon
- island
- semiconductor device
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Expired - Lifetime
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Classifications
-
- H—ELECTRICITY
- H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
- H10D—INORGANIC ELECTRIC SEMICONDUCTOR DEVICES
- H10D86/00—Integrated devices formed in or on insulating or conducting substrates, e.g. formed in silicon-on-insulator [SOI] substrates or on stainless steel or glass substrates
Landscapes
- Exposure Of Semiconductors, Excluding Electron Or Ion Beam Exposure (AREA)
- Exposure And Positioning Against Photoresist Photosensitive Materials (AREA)
- Semiconductor Integrated Circuits (AREA)
Description
【発明の詳細な説明】
本発明は、透明な絶縁基板上に設けられた島状
半導体装置、たとえば、シリコンオンサフアイヤ
基板を用いた半導体装置の製造方法に関る。 絶縁体基板上の半導体膜、たとえば、シリコン
オンサフアイヤ（SOS）基板を用いた半導体装置
では、素子間分離が完全で寄生素子が出来ず、寄
生容量も少ないため、優れた特性を得ることが出
来、特にこれを大規模集積回路に応用することが
行なわれている。これらの応用は、もちろん低電
圧、すなわち５〜10Vの電源を用いる回路であつ
て、たとえば100Vを越えるような高耐圧絶縁膜
を必要とすることは無い。ところで、シリコンオ
ンサフアイヤ型の半導体装置はまさに上述の理由
により高電圧動作用集積回路素子としても優れて
いることが知られており、150〜500Vで動作する
集積回路半導体装置が開発されている。このよう
な半導体装置においては、当然、素子や配線のた
めに高耐圧な絶縁膜が要求される。高耐圧な絶縁
膜を得るには、絶縁膜厚を厚くすればよい。いわ
ゆるバルクシリコン基板を用いる場合には基板シ
リコンを長時間酸化することにより容易に厚く良
質な絶縁酸化膜を得ることが出来るが、SOS基板
の場合には問題が生ずる。第１図は一例として
SOS基板を直接酸化して厚い酸化膜を設けた場合
の高耐圧静電容量素子の断面図を示したものであ
り、１はサフアイヤ基板、２はシリコン薄膜、３
はシリコン酸化膜、４，５は金属電極である。絶
縁膜３を介して、シリコン膜２と金属電極４との
間で静電容量が形成される。この場合、(1)SOS基
板上のシリコン層は一般に0.5〜1μｍ程度である
から、過度に酸化するとシリコン層が薄くなり過
ぎ、トランジスタ等の素子の犠性劣化をもたら
す、(2)島状シリコン層を厚く酸化するとシリコン
とサフアイヤ界面の部分の形状が図中７の様にな
り耐圧劣化の原因となる、等の欠点が生ずる。従
つてSOS型半導体装置において絶縁物厚膜を得る
には、第２図に示すように、気相成長による絶縁
膜３（たとえばCVD−SiO2膜）を設けるのが一
般的に行なわれている。しかし、そのためには、
従来の工程に加えて専用の酸化膜気相成長工程
と、レジスト工程が必要となる。又表面段差を解
消するためのLOCOS（Local Ｏxid−ation in
Ｓilicon）構造を有するSOS型半導体装置におい
て、第４図に示すように、ポリシリコン層６が厚
いシリコン酸化膜３，１４を介してシリコン層２
および金属電極層５で挾まれた三層電極構造の高
耐圧静電容量素子を得よるとする場合、酸化膜エ
ツチングの制御が難しいという問題があつた。す
なわち既にLOCOS構造になつているSOS基板に、
厚い酸化膜３を気相成長等の方法により堆積し、
必要部分のみを残そうとする場合、LOCOS構造
酸化膜上で酸化膜３のエツチングを終了させる必
要がある。しかし、酸化膜の積層を途中で、精度
良く、止めることは、困難であり、LOCOS構造
酸化膜をしばしばオーバーエツチする結果となつ
ていた。 本発明の目的は、かかる従来のSOS型高耐圧半
導体装置製造上の問題点を解決せしめた半導体装
置の製造方法を提供することにある。 本発明によれば、絶縁物埋込み構造のSOS型半
導体装置を得ると同時に、より少ない製造工程
で、シリコン層上の所望の部分に厚い絶縁物層を
得ることが出来る。本発明は、もちろん、従来一
般に用いられているSOS術とまつたく互換性のあ
るものであるから従来のSOS型半導体装置に容易
に適用することが可能である。すなわち、本発明
によれば、透明な絶縁物基板上の島状素子間に絶
縁物埋込み層を持つ半導体装置の製造において、
島状素子を被つた埋込み用絶縁物層上に塗布され
たレジスト層に、基板裏面から一様露光を基板表
面からパターン露光を施し、該絶縁物埋込み層を
得ると同時に島状素子上に所望の形状の絶縁物膜
を得ることを特徴とする半導体装置の製造方法が
得られる。 以下に、本発明を、図面を用いて詳細に説明す
る。第５図ａ，ｂ，ｃは、本発明の半導体装置の
製造工程を説明するための図で高耐圧静電容量素
子を例に各主要工程における素子断面を示したも
のである。すなわち、第５図ａにおいて、１，２
はそれぞれサフアイヤ基板とシリコン層（n+に
ドープしてあるとする）、８は、他のトランジス
タ素子部分である。本発明においては、まず、島
状に形成されたSOS基板全面にシリコン層とほぼ
同じ膜厚を有する埋込み用絶縁物層３を、気相成
長法等により堆積する。次に、その上からレジス
ト９を塗布する。次に、裏面のサフアイヤ基板側
より基板全体に一様露光１０を施す。この場合、
島状シリコン層２および８の上側のレジスト層は
該シリコン層が、光を遮断するため感光しないが
サフアイヤ基板上のレジスト部分９′は、透明な
サフアイヤ基板と絶縁物層３を透過して来た光に
よつて感光する。続いて今度は基板表面から、厚
い絶縁膜を残したい部分を選択するフオトマスク
１１により、レジストの９″部分を感光させる。
このレジスト層を現像し、レジストをマスクに、
該絶縁物層を、エツチングすれば、第５図ｂに示
すような断面構造が得られる。すなわち、島状シ
リコン層２，８等の間は、絶縁物層３′によつて
平らに埋込まれ、高耐圧静電容量素子を設けるた
めのシリコン層２の上には、厚い絶縁物層３が残
される。ここで、レジストへの露光は、裏面から
の一様露光を先にしても、表面からの選択露光を
先にしてもかまわない。第５図ｂの状態の基板に
ゲート酸化膜１３、ポリシリコン層６，６′を形
成し、更に、厚い絶縁膜１４、金属配線４，５を
形成すれば、第５図ｃに示すような断面構造の
SOS型半導体装置が完成する。ここにおいて、金
属配線４に接続されたポリシリコン層６は、上下
の厚い絶縁膜１４、および３を介して、金属電極
層５およびそれに接続されたシリコン層３に挾ま
れており両者間で高耐圧の静電容量素子が構成さ
れる。このような三層構造の静電容量素子は、厚
い絶縁膜を使わねばならないために単位面積当り
得られる容量の小さい高耐圧静電容量素子の場合
に特に有利である。それほど大きな容量を必要と
しない場合には第５図ｂの基板にゲート酸化工程
および金属配線工程を施すことにより、第３図に
示すような高耐圧静電容量素子を得ることが出来
る。この場合、素子電極は、金属電極４および、
シリコン層２の二層となる。以上述べたように、
本SOS型半導体装置の製造方法においては所望の
高耐圧絶縁膜が得られると同時に、サフアイヤ基
板上の全島状シリコン層が埋込み絶縁物層３′に
よつて平滑に、同一平面になるように埋込まれる
ことになる。この構造は従来よりバツクフイル法
等と呼称され、配線断線やSOSトランジスタ特有
の側壁漏れ電流の防止に役立つ好ましい構造とし
て知られている。すなわち、本発明の製造方法に
よれば、絶縁物埋込み層を設ける工程時に同工程
のためのレジストを兼用し、該埋込み用絶縁物層
の一部をそのまま島状シリコン層に残すことによ
り、厚い、従つて高耐圧の絶縁物膜を得ることが
出来るから、大いに製造工程の簡略化に寄与する
ことができる。該高耐圧絶縁物層は、実施例で説
明した静電容量素子の他、ポリシリコン層による
高電圧配線等のクロスオーバー用としても活用で
きることは言うまでもない。
半導体装置、たとえば、シリコンオンサフアイヤ
基板を用いた半導体装置の製造方法に関る。 絶縁体基板上の半導体膜、たとえば、シリコン
オンサフアイヤ（SOS）基板を用いた半導体装置
では、素子間分離が完全で寄生素子が出来ず、寄
生容量も少ないため、優れた特性を得ることが出
来、特にこれを大規模集積回路に応用することが
行なわれている。これらの応用は、もちろん低電
圧、すなわち５〜10Vの電源を用いる回路であつ
て、たとえば100Vを越えるような高耐圧絶縁膜
を必要とすることは無い。ところで、シリコンオ
ンサフアイヤ型の半導体装置はまさに上述の理由
により高電圧動作用集積回路素子としても優れて
いることが知られており、150〜500Vで動作する
集積回路半導体装置が開発されている。このよう
な半導体装置においては、当然、素子や配線のた
めに高耐圧な絶縁膜が要求される。高耐圧な絶縁
膜を得るには、絶縁膜厚を厚くすればよい。いわ
ゆるバルクシリコン基板を用いる場合には基板シ
リコンを長時間酸化することにより容易に厚く良
質な絶縁酸化膜を得ることが出来るが、SOS基板
の場合には問題が生ずる。第１図は一例として
SOS基板を直接酸化して厚い酸化膜を設けた場合
の高耐圧静電容量素子の断面図を示したものであ
り、１はサフアイヤ基板、２はシリコン薄膜、３
はシリコン酸化膜、４，５は金属電極である。絶
縁膜３を介して、シリコン膜２と金属電極４との
間で静電容量が形成される。この場合、(1)SOS基
板上のシリコン層は一般に0.5〜1μｍ程度である
から、過度に酸化するとシリコン層が薄くなり過
ぎ、トランジスタ等の素子の犠性劣化をもたら
す、(2)島状シリコン層を厚く酸化するとシリコン
とサフアイヤ界面の部分の形状が図中７の様にな
り耐圧劣化の原因となる、等の欠点が生ずる。従
つてSOS型半導体装置において絶縁物厚膜を得る
には、第２図に示すように、気相成長による絶縁
膜３（たとえばCVD−SiO2膜）を設けるのが一
般的に行なわれている。しかし、そのためには、
従来の工程に加えて専用の酸化膜気相成長工程
と、レジスト工程が必要となる。又表面段差を解
消するためのLOCOS（Local Ｏxid−ation in
Ｓilicon）構造を有するSOS型半導体装置におい
て、第４図に示すように、ポリシリコン層６が厚
いシリコン酸化膜３，１４を介してシリコン層２
および金属電極層５で挾まれた三層電極構造の高
耐圧静電容量素子を得よるとする場合、酸化膜エ
ツチングの制御が難しいという問題があつた。す
なわち既にLOCOS構造になつているSOS基板に、
厚い酸化膜３を気相成長等の方法により堆積し、
必要部分のみを残そうとする場合、LOCOS構造
酸化膜上で酸化膜３のエツチングを終了させる必
要がある。しかし、酸化膜の積層を途中で、精度
良く、止めることは、困難であり、LOCOS構造
酸化膜をしばしばオーバーエツチする結果となつ
ていた。 本発明の目的は、かかる従来のSOS型高耐圧半
導体装置製造上の問題点を解決せしめた半導体装
置の製造方法を提供することにある。 本発明によれば、絶縁物埋込み構造のSOS型半
導体装置を得ると同時に、より少ない製造工程
で、シリコン層上の所望の部分に厚い絶縁物層を
得ることが出来る。本発明は、もちろん、従来一
般に用いられているSOS術とまつたく互換性のあ
るものであるから従来のSOS型半導体装置に容易
に適用することが可能である。すなわち、本発明
によれば、透明な絶縁物基板上の島状素子間に絶
縁物埋込み層を持つ半導体装置の製造において、
島状素子を被つた埋込み用絶縁物層上に塗布され
たレジスト層に、基板裏面から一様露光を基板表
面からパターン露光を施し、該絶縁物埋込み層を
得ると同時に島状素子上に所望の形状の絶縁物膜
を得ることを特徴とする半導体装置の製造方法が
得られる。 以下に、本発明を、図面を用いて詳細に説明す
る。第５図ａ，ｂ，ｃは、本発明の半導体装置の
製造工程を説明するための図で高耐圧静電容量素
子を例に各主要工程における素子断面を示したも
のである。すなわち、第５図ａにおいて、１，２
はそれぞれサフアイヤ基板とシリコン層（n+に
ドープしてあるとする）、８は、他のトランジス
タ素子部分である。本発明においては、まず、島
状に形成されたSOS基板全面にシリコン層とほぼ
同じ膜厚を有する埋込み用絶縁物層３を、気相成
長法等により堆積する。次に、その上からレジス
ト９を塗布する。次に、裏面のサフアイヤ基板側
より基板全体に一様露光１０を施す。この場合、
島状シリコン層２および８の上側のレジスト層は
該シリコン層が、光を遮断するため感光しないが
サフアイヤ基板上のレジスト部分９′は、透明な
サフアイヤ基板と絶縁物層３を透過して来た光に
よつて感光する。続いて今度は基板表面から、厚
い絶縁膜を残したい部分を選択するフオトマスク
１１により、レジストの９″部分を感光させる。
このレジスト層を現像し、レジストをマスクに、
該絶縁物層を、エツチングすれば、第５図ｂに示
すような断面構造が得られる。すなわち、島状シ
リコン層２，８等の間は、絶縁物層３′によつて
平らに埋込まれ、高耐圧静電容量素子を設けるた
めのシリコン層２の上には、厚い絶縁物層３が残
される。ここで、レジストへの露光は、裏面から
の一様露光を先にしても、表面からの選択露光を
先にしてもかまわない。第５図ｂの状態の基板に
ゲート酸化膜１３、ポリシリコン層６，６′を形
成し、更に、厚い絶縁膜１４、金属配線４，５を
形成すれば、第５図ｃに示すような断面構造の
SOS型半導体装置が完成する。ここにおいて、金
属配線４に接続されたポリシリコン層６は、上下
の厚い絶縁膜１４、および３を介して、金属電極
層５およびそれに接続されたシリコン層３に挾ま
れており両者間で高耐圧の静電容量素子が構成さ
れる。このような三層構造の静電容量素子は、厚
い絶縁膜を使わねばならないために単位面積当り
得られる容量の小さい高耐圧静電容量素子の場合
に特に有利である。それほど大きな容量を必要と
しない場合には第５図ｂの基板にゲート酸化工程
および金属配線工程を施すことにより、第３図に
示すような高耐圧静電容量素子を得ることが出来
る。この場合、素子電極は、金属電極４および、
シリコン層２の二層となる。以上述べたように、
本SOS型半導体装置の製造方法においては所望の
高耐圧絶縁膜が得られると同時に、サフアイヤ基
板上の全島状シリコン層が埋込み絶縁物層３′に
よつて平滑に、同一平面になるように埋込まれる
ことになる。この構造は従来よりバツクフイル法
等と呼称され、配線断線やSOSトランジスタ特有
の側壁漏れ電流の防止に役立つ好ましい構造とし
て知られている。すなわち、本発明の製造方法に
よれば、絶縁物埋込み層を設ける工程時に同工程
のためのレジストを兼用し、該埋込み用絶縁物層
の一部をそのまま島状シリコン層に残すことによ
り、厚い、従つて高耐圧の絶縁物膜を得ることが
出来るから、大いに製造工程の簡略化に寄与する
ことができる。該高耐圧絶縁物層は、実施例で説
明した静電容量素子の他、ポリシリコン層による
高電圧配線等のクロスオーバー用としても活用で
きることは言うまでもない。
第１図、第２図は、従来の製造方法による高耐
圧静電容量素子の構造を示す模式断面図、第３
図、第４図は本発明の製造方法によつて得られる
高耐圧静電容量素子の構造を示す模式断面図、第
５図ａ，ｂ，ｃは本発明の製造方法を説明するた
めの各主要工程における素子断面図であり、各図
において、１は透明絶縁物基板、２は半導体層、
３は絶縁物層、４，５は金属電極層、６，６′は
他の電極層、７はくびれ部、８はトランジスタ素
子、９はフオトレジスト層、９′，９″はレジスト
感光部、１０は裏面一様露光、１１はフオトマス
ク、１２は表面からのパターン露光、１３はゲー
ト酸化膜、１４は別な絶縁物層をそれぞれ示す。
圧静電容量素子の構造を示す模式断面図、第３
図、第４図は本発明の製造方法によつて得られる
高耐圧静電容量素子の構造を示す模式断面図、第
５図ａ，ｂ，ｃは本発明の製造方法を説明するた
めの各主要工程における素子断面図であり、各図
において、１は透明絶縁物基板、２は半導体層、
３は絶縁物層、４，５は金属電極層、６，６′は
他の電極層、７はくびれ部、８はトランジスタ素
子、９はフオトレジスト層、９′，９″はレジスト
感光部、１０は裏面一様露光、１１はフオトマス
ク、１２は表面からのパターン露光、１３はゲー
ト酸化膜、１４は別な絶縁物層をそれぞれ示す。
Claims (1)
- １ 透明な絶縁物基板上の島状素子間に絶縁物埋
込み層を持つ半導体装置の製造において、島状素
子を被つた埋込み用絶縁物層上に塗布されたレジ
スト層に、基板裏面から一様露光を、基板表面か
らパターン露光を施し、該絶縁物埋込み層を得る
と同時に島状素子上に所望の形状の絶縁物膜を得
ることを特徴とする半導体装置の製造方法。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP56160547A JPS5861660A (ja) | 1981-10-08 | 1981-10-08 | 半導体装置の製造方法 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP56160547A JPS5861660A (ja) | 1981-10-08 | 1981-10-08 | 半導体装置の製造方法 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPS5861660A JPS5861660A (ja) | 1983-04-12 |
| JPH02865B2 true JPH02865B2 (ja) | 1990-01-09 |
Family
ID=15717340
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP56160547A Granted JPS5861660A (ja) | 1981-10-08 | 1981-10-08 | 半導体装置の製造方法 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS5861660A (ja) |
Families Citing this family (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH0770684B2 (ja) * | 1985-04-23 | 1995-07-31 | 工業技術院長 | 半導体集積回路用キャパシタ |
| JP5135374B2 (ja) | 2010-03-24 | 2013-02-06 | 株式会社東芝 | キャパシタ、集積装置、高周波切替装置及び電子機器 |
-
1981
- 1981-10-08 JP JP56160547A patent/JPS5861660A/ja active Granted
Also Published As
| Publication number | Publication date |
|---|---|
| JPS5861660A (ja) | 1983-04-12 |
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