JPS5957314A

JPS5957314A - メモリのバツテリ・バツクアツプ回路

Info

Publication number: JPS5957314A
Application number: JP57168203A
Authority: JP
Inventors: Shinichi Iizuka; 真一飯塚; Osamu Tomita; 修富田
Original assignee: Fujitsu Ltd
Current assignee: Fujitsu Ltd
Priority date: 1982-09-27
Filing date: 1982-09-27
Publication date: 1984-04-02
Also published as: JPH0143327B2

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】〔発明の技術分野〕本発明は、データ保持に係り、メモリにバックアップの
ためのバッテリを接続可能にし、バッテリが接続されｌ
ｉ、　Ｓ場合には、メモリをバッテリでパック”アップ
してシステム′１を源のオフによってもデータ内容を保
持できるようにすると共に、その状態を示−→−倍信号
システムに通知するようにしたメモリのバッテリ・バッ
クアップ回路に関するものである。

〔従来技術と問題点〕

情報処理機器において、電源をオフにしてもオペレータ
により設定されたデータやホストから設定されたデータ
を保持しだいという快求が８＋１ある。このようなデー
タには、例えば、プリンタのフォーマット設定件がある
。プリンタ向けのような比較的小さい容量のデータ保持
として、一般には通常システムで使う領域と別に、デー
タ保持専用のＣ−Ｍ　ＯＳ％Ｉｔ　Ａ　Ｍを設け、ニラ
カド・電池等のバッテリでバックアップする方法が広く
使用されている。しかし、全体でＩＫないし２にノ（イ
１、しかメモリを使用しないような機器において、普通
、保持したいデータ容量は多くて２００ないし３００バ
イト程度であり、その稈度のデータ保持用に特別にメモ
リを設けることは実装上のコストの点↑不利である。又
、１−用する側に上っては、データ保持を必要としない
場合もあり、そのような場合にもバックアップ回路付の
機器を使用することは、機能を無駄にしてし壕う。とこ
ろが、当初はデータ保持を必我としないということから
、パンクアップ回路なしの機器を使用していたが、後に
なってデータ保持が必便になったような場合には、その
ままの機器ではデータ保持を実現−［ることかできない
という問題が生じる。

〔発明の目的〕

本発明は、上記の問題を解決−ｆ−るものであって、バ
ッテリを接続１−ることにより量率にデータ保持でき、
データ保持専用のメモリを必要としないメモリのバッテ
リ・バックアップ回路を提供するととを目的とするもの
である。

〔発明の何４゛成〕そのために本発明のメモリのバッテリ・バックアップ回
路は、システム電弾の１共給が［−７十断された場合に
もバッテリ電源によりメモリに格納されたデータを保持
し得るようになったメモリのバッテリ・バックアップ回
路でおって、システム電源とメモリとの間にＭｊ列に接
続された第１のスイッチング手段、電圧検出素子を有し
システム電源の電圧全検出してシステム電源が供給され
ているときにオンする８ｇ２のスイッチング手段、及び
コネクタを備え、該コネクタは、入力側と出力側とは着
脱自在に構成されると共に、入力側で第１の端子と第２
の端子とにバッテリが接続され、第３の端子が第２の端
子に接続され、出力側で第１の端子が第１の抵抗を介し
て上記第１のスイッチング手段とメモリの電源端子との
接続ラインに接続され、第２の端子がシステム電源とメ
モリの電源端子との共通電源接続ラインに接続され、第
３の端子が嬉２の抵抗を介して上記第１のスイッチング
手段とシステム電源との接続ラインに接続され、且つ出
力側の第３の端子と第２の抵抗との接続点の電位金バッ
テリ検出信号としてシステム側に送出されるように構成
され、上記第２のスイッチング手段は、システム電源が
供給されていることを条件に上記第１のスイッチング手
段をオンにすると共にメモリのチップセレクト端子をロ
ー・レベルにし、システム電源が供給され−〔いないこ
とを条件に上記第１のスイッチング手段をオフにすると
共にメモリのチップセレクト端子を」二１己第１のスイ
ッチング手段とメモリの電源端子との接続之インのレベ
ルにするように構成されたことヲ特信とするものである
。

〔発明の実施例〕

以下、本発明の実施例を図Ｂｎｉを参照しつつ説明する
。

第１図は本発明の１実施例を示す図、第２図１．１シス
テム電源オン時のシステムＣＰ　Ｕによる処理の流れを
示す図、ム）３図は本！ら明が適用さ第１るシステムの
概要を示す図、第４図は本発明が適用されるシステムの
具体的な例を示す図である。図において、ｌはＣ−ＭＯ
Ｓメモリ、２ｔ、１コネクタ。

３はホスト、４はインターフェイス部、５ｔ、↓メカ・
コントロール部、６　ｒ、ｔプリン夛機構部を示す。

本発明は、データ保持専用のＣ−ＭＯＳメモリを使わず
、バッテリを接続するかしないかによりデータ保持がで
きるかできないかを切換えられるようにするものである
。第１図は２にバイトのＣ−ＭＯＳメモリ１（チップセ
レクトが２本あるタイプ）全便用した回路を本発明の１
実施例として示したものである。第１図において、シス
テム電源は、その＋５ｖ側がトランジスタＴ　Ｒ１のエ
ミッタ・コレクタを通してＣ−ＭＯＳメモリｌのＶＣＣ
端子に接続され、Ｇ　Ｎ　Ｄ　（接地）側がＣ−ＭＯＳ
メモリ１のＶＳＳ端子に接続される。又、システム電源
の−１−５ＶとＧＮＤとの間にはツェナーダイオードＺ
　ｌ）　（３ないし４Ｖ）と抵抗１（２とＲ３の直列回
路が接続され、抵抗Ｉｔ　２とＲ３との１ａ列接続点が
トランジスタｌ’　Ｒ２のベースに接続される。トラン
ジスタｉ’　ＬＬ　２　）：ｌ　ｖクタｌｉ、ｃ　−ｈ
ａｓメモリ１のチップセレクト端子Ｃ５Ｉに接続される
と共に、抵］ノｉＸ１４　才介してトランジスタ１゛Ｒ
１のベースに接続され、抵抗１１５　？！−介してトラ
ンジスタＴＩ’ＬＩのコレクタに接続され、又、トラン
クに接続される。コネクタ２は、端子■の入力側がバッ
チ１７１’３の正極端子に接続され、出力側が抵抗Ｒ６
を介してＣ−ＭＯＳメモリ１のＶＣＣ端子に接続され、
端子■と■の入力側がバッチＩＪ　Ｂの負極端子に接続
され、端子（笑）の出力側がシステム電源のＧ　Ｎ　Ｉ
）側に接続され、端子■の出力側が抵抗１ｔｌを介して
システム電源の＋５Ｖ側に接続されると共に、システム
のＣＰＵＭ路に接続される。Ｃ−ＭＯＳメモリ１のＡＯ
ないしＡＩＯはアドレス端子を示し、又、ＤＯないしＤ
？はデータ端子を示す。これらの端子はシステムのＣＰ
　０回路のア１°レス・バス、データ・バスにＪ妾続さ
れる。さらにＣ−ヘＩＯＳメ七り１のＣ８２はチップセ
レクト端子、Ｒ／Ｗはり一ド／２イト端子であり、これ
らの端子もシステムのＣＰ　０回路に接続される。Ｃ−
ＭＯＳメモリは、ＶＣＣ−ＶＳ２間に＋５Ｖ電源が印加
されていて、チップセレクト端子Ｃ８１、Ｃ８２がロー
レベルのときにはＣＰＵからリード／ライトが可能であ
り、チップセレクト端子Ｃ’−８１、Ｃ８２がハイレベ
ルのときにはＣＩ”Ｕからリード／ライトできず、スタ
ツフくイ・モードになりデータ保持される〇次にｔＩ！＋作′（ｉ７を況明する。システム電源カニ
オンされると、ツェナーダイオードＺＤｋ通してトラン
ジスタ′ｌ″１１２にベースＩＩｉ流が供給され、トラ
ンジスタ’ｒ　Ｉｔ　２がオンになる。その結果トラン
ジスタＴ　Ｒ１にもベース′叶流が供給され、トランジ
スタｉ’　ｌ（１もオンニなり、Ｃ−ＭＯＳメモ１〕１
１１１Ｃシステム電源から電力が供給される。このとき
、Ｃ−ＭＯＳメモリ目）一方のチソプセレクｌ−☆崗子
Ｃ８１が、トランジスタｉ”　Ｉｔ　２が」ンになって
（するためロー・レベルになる。システム電源７５≦オ
フにすｔｔ。

たときにｔま、ツェナーダイ、、４−−　）’　Ｚ　ｌ
）力玉メ゛フ（ζへｒす、トランジスタ′阿（２もＴ　
Ｒ１もオフ（／（なるので、シスｆ　ム１ｉｉｊ＠ノ＋
　５　Ｖ（ＩＩＩ　トＣ−ＭＯＳ　メモ’）１の端子Ｖ
ｃｃｉｌｌｌｌ　（ツクツク７ソ７°（ＩＩＩ）　トｌ
ｔ：に；４−−７’７状態になる。ここでノくノナ１月
３　／Ｊｓ　ｍ　４＜：１−さＪｔて０ろ場合に＋、１
．ノ＜ノナ１月３び）軍、ｌ：Ｉミカ玉抵抗Ｒ６を、市
してＣ−Ｍ　ＯＳ　メモＩＪ　１　ノｙｉｉＡ子ＶＣＣ
ＩｔＣ４ＪｋＭ４され、ノ（ツクアップに必襞な電圧が
保たれる。同時にＣ−ＭＯＳメモリ１の一方のチップ・
セレクト端子Ｃ８Ｉがバックアップ電圧にプルアップさ
れ、メモリ内容は保持される。Ｃ−ＭＯＳメモリ１はチ
ップ・セレクト端子が）＼イレベルにあるときにはリー
ド・ライトができずスタンバイ・そ−ドになっているが
、ローレベルになるとリード・ライトができる。コネク
タ２の端子Ｑ）と抵抗１（１との接続点は、コネクタ２
が切離されてバッテリ１３が接続されていないときには
、システム電源の１．５■の電圧になるが、コネクタ２
が結合されて）くソテｌｊ　Ｂが接続されているときに
は、常にＧ　Ｎ　Ｉ）レベルになる。そこで、システム
のＣＰＵＨ路で＆：ｊ　。

この点の′屯田をバッテリ検出Ｉｄ号として検出し、バ
ッテリ検出信号が（３Ｎ　Ｄレベルにおるときは、バッ
テリによりバックアップされているとして必要な処理を
行うことができる。

システム′嶋源がオンされた時にシステムのＣＰＵが行
う処理の流れ′ＩＩ：第Ｉ：をで照しつつ内兄明する。

■　バッテリ検出信号をみて、）（ツテリがついている
か否かを調べる。

ＹｅＳの場合には■の処理全行い、Ｎｏの場合には■の
処理を行う。

（幼　フォーマット・データ部のチェック・サムを行う
。次に（〉）の処理を行う。

（腹　チェック・サムの結果、フォーマット・データ部
の内容がＯＫが否かを調べる。

Ｙｅｓの場合にｅ」−■の処理を行い、ＮＯの場合にけ
■の処理を行う。

（り　フォーマット・データ部に保存されていたデータ
金フオーマソトトすル。

■　フォーマット・データ部の内Ｗｔクリアする。

本発明が適用されるプリンタ装置の構成の概要は、第３
図に示すように、インターフェイス部４とメカ・コント
ロール部５とプリンタ機構部６に分けられる。ホスト３
がら送られてくるデータは、インターフェイス部４でデ
コードされ、メカ・コントロール部５に必要な制御信号
が送られる。メカ・コントロール部５は、制御信号に対
応したプリンタ動作をさせるため、プリンタ＠構部６を
制御するものである。このように構成されたプリンタ装
置において、本発明によるバッテリ・バンクアンプが必
要なのは、インターフェイス部４であり、プリンタの名
種ツメ−マツ］・設定データを保存するためである。フ
゛リンタの名（車）λ−マットと１〜てけ、例えば、用
紙のフＡ−マントに従ってギヤリッジ葡とこへ動かすか
を予め位置指定するタブ位置の設定や、用紙幅に合った
印字を何５ため、印字位置の左右を制限するスペース・
マージン設定、ページ長設定、活字媒体の種類、ホスト
へ送るメツセージの設定などがある。これらのフォーマ
ットは、全てホストがらのコマンド・データに、より再
設定が可能である。ｔ２かし１よがＬつ、プリンタイ則
において′出：源をオンするｌこびにこれらのフォーマ
ットをホストが初期設定する処理を省くためには、フォ
ーマット・データを電源がオフの間保存してお（ことが
必要となる。

本発明が適用されるプリンタ装置の更に具体的゛な構成
例を示したのが第４図である。第４図において、７はオ
ペレータ・パネル、８け電源、９）；ｔマイクロプロセ
ッサ、１０は表示器、１１はＲＡＭ　。

１２はプリント・ホイール制御プロセラ？、１３はギヤ
リッジ制御プロセッサ、１４は用紙送り制御プロセッサ
、１５はプリント・ホイール・サーボ回路、１６はキャ
リッジ・サーボ回路、１７ないし２３ｔユドライバ、２
４はプリント・ホイール・モータ、２５ｒｉ７’リント
・ホイール・トランスジュー”１．２６＆ユハンマ、２
７はシフト・モータ。

２８はリボン・リフト・マグネット、２９はキャリッジ
・モータ、３０はキャリッジ・トランスジューサ、３１
はリボン送りモータ、３２け用紙送りモータ、３３ない
し３５はセンサを示す。電源８はインターフェイス部４
とメカ・コントロール部に給電するものである。インタ
ーフェイス部４には、インターフェイス制御のためのマ
イクロプロセッサ９、プリンタのフロント・パネルに電
源オンやエラー表示など金行う表示器１０、及びＲＡＭ
ＩＩが設けられる。このＲＡＭＩＩにフォーマット・デ
ータが格納されるので、本発明によるバッテリ・バック
アップ回路（第１図）はｒｔＡＭｌｌに対して設けられ
、マイクロプロセッサ９において第２図に示すような処
理が行われる。メカ・コントロール部５のプリント・ホ
イールｔｂｌ↓御プロセッサ１２け、プリント・ホイー
ル・サーボ回路１５及びドライバ１７を通してプリント
・ホイール・モータ２４を制御してプリント・ホイール
の角度を制御１２、活字′ｆｒ、選択し、ドラ・「バエ
８全通してハンマ２６を駆動して印字を行う。シフト・
モータ２６は、プリント・ホイールの夕）制］と内側と
にある活字のうちどちら側の活字を選択するかに応じて
７１，１４　ｉｈｌ＋され、又、リボン・リフト・マグ
ネット２８は、リボンの色ヲ変えて印字する場合に励磁
される。ギヤリッジ制御プロセッサ１３ｔま、ギヤリッ
ジ・サーボ回路１６及びドライバ２１全通してキャリッ
ジ・モータ２９を制御するものである。プリン］・・ホ
イール・サーボ回路１５は、プリント・ホイール−１−
ランスジユーザ２５かものプリント・ホイール角度信号
を基にプリント・ホイールの角度がプリント・ホイール
制御プロセッサ１２からの指定角度になるようにドライ
バ１７全通してプリント・ホイール・モータ２４を駆動
ずろものである。ギヤリッジ・サーボ回路１６も同様に
、キャリッジ・トランスジューサ３０からのキャリッジ
のスペース８動信号を基に、キャリッジのスペーノ移動
がキャリッジ制御マイクロプロセノタ１３からの指令と
一致するようにキャリッジ・モータ２９を駆動するもの
である。用紙送り制御ブロセッヤ１４は、ドライバ２２
を通してリボン送りモータ３１を制御１したり、ドライ
バ２３全通して用紙送り七〜り３２を制御すると共に、
センサ３３ないし３５によりエンド・オブ・リボンやペ
ーパー・アウト、カバー・オープン、などプリンタ機構
部６の各１車状態化号を検出し、エラー監視などを行う
ものである。

〔発明の効果〕

以上の説ヴＪからり１らかなように、本発明によれば、
バノデリをコネクタを介し−（接続するだけでバックア
ップが１１Ｊ′能となり、データ保存待用のメモリヲ必
要としないメモリ・システムを提供することができる。

【図面の簡単な説明】

第１図は本発明の１実施例を示す図、第２図はシステム
電源オン時のシステムＣＰＵによる処理の流れを示す図
、第３図は本発明が適用されるシステムの概要゛を示１
図、第４図ＶＪ本発明が適用されるシステムの具体的な
例を示す図である。１・・・Ｃ−ＭＯＳメモリ、２・・・コネクタ、３・・
・ホスト、４・・・インターフェイス部、５・・・メカ
・コントロール部、６・・・プリンタ機構部、７・・・
オペレータ・パネル、８・・・電源、９・・・マイクロ
プロセツサ、１０・・・表示器、１１・・・ＲＡＭ、１
２・・・プリント・ホイール制御プロセンサ、１３・・
・キャリッジ制御プロセンサ、１４・・・用紙送り制御
プロセッサ、１５・・・プリント・ホイール・サーボ回
路、１６・・・キャリッジ・サーボ回路、１７ないし２
３・・・ドライバ、２４・・・プリント・ホイール・モ
ータ、２５・・・プリント−ホイール・トランスジユー
ザ、２６・・・ハンマ、２７・・・シフト・モータ、２
８・・・リボン・リフト・マグネット、２９・・・キャ
リッジ・モータ、３０・・・キャリッジ・トランスジユ
ーザ、３１・・・リボン送りモータ、３２・・・用紙送
りモータ、３３ない１２３５・・・センサ。特許出願人　富士通株式会社代理人弁理士　京　谷　四　部１Ｊｐプ　２　図才　３１力

Claims

【特許請求の範囲】

システム電源の供給がしゃ断された場合にもバッテリ電
源に１９メモリに格納されたデータを保持し得るように
なったメモリのバッテリ・バックアップ回路であって、
システム′醒源とメモリとの間に直列に接続された第１
のスイッチング手段、電圧検出素子を有しシステム電源
の電圧を検出してシステム電源がＬ（給されているとき
にオンする第２のスイッチング手段、及びコネクタを備
え、該コネクタは、入力側と出力側とは着脱自在に構成
されると共に、入力側で？Ａ１の端子と第２の端子とに
バッテリが接続され、第３の端子が第２の端子に接続さ
れ、出力側で第１の端子が第１の抵抗を介して上ｆｉｔ
”ｉ　ｊＡ’のスイッチング手段とメモリの電源端子と
の接続ラインに接続され、第２０端子がシステム電源と
メモリの電源端子との共通電源接続ラインに接続され、
第３の端子が第２の抵抗を介して上記第１のスイッチン
グ手段とシステム電源との接続ラインに接続され、且つ
出力側の第３の端子と第２の抵抗との接続点の電位をバ
ッテリ検出信号としてシステム側に送出されるように＋
：Ｍ　ｌ＋にされ、上ｄ己磐ｔ２のスイッチング手段は
、システム電源が供給されていることを条件に上ＨＱ　
ｉｄ＜１のスイッチング手段をオンにすると共にメモリ
のチップセレクト端子をロー・レベルにし、システム電
源が供給されていないことを条件に上記第１のスイッチ
ング手段をオフにすると共にメモリのチップセレクト端
子を上記第１のスイッチング手段とメモリの電源端子と
の接続ラインのレベルニするように構成されたことを特
徴と１−るメモリのバッテリ・バックアップ回路。