JPS5957358A - 共有メモリアクセス制御回路 - Google Patents
共有メモリアクセス制御回路Info
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- JPS5957358A JPS5957358A JP57169136A JP16913682A JPS5957358A JP S5957358 A JPS5957358 A JP S5957358A JP 57169136 A JP57169136 A JP 57169136A JP 16913682 A JP16913682 A JP 16913682A JP S5957358 A JPS5957358 A JP S5957358A
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- Japan
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- memory
- processor
- access control
- control circuit
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-
- G—PHYSICS
- G06—COMPUTING OR CALCULATING; COUNTING
- G06F—ELECTRIC DIGITAL DATA PROCESSING
- G06F15/00—Digital computers in general; Data processing equipment in general
- G06F15/16—Combinations of two or more digital computers each having at least an arithmetic unit, a program unit and a register, e.g. for a simultaneous processing of several programs
- G06F15/163—Interprocessor communication
- G06F15/167—Interprocessor communication using a common memory, e.g. mailbox
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- Information Transfer Systems (AREA)
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Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
吐業上の利用分野
本発明はマルチプロセッサシステム４１１ 成１１４７
における共有メモリのアクセス機構及びメモリアクセス
空間の制御］こ関するものである。
における共有メモリのアクセス機構及びメモリアクセス
空間の制御］こ関するものである。
従来例の構成とその間順点
マルチプロセッサシステム構成法については。
これまで数多くの提呆がある。従来の共有メモリを有す
るマルチプロセッサシステムの一構成ブロック図を第１
図に示す。第１図に示したマルチプロセッサシステムは
、プロセッサＡ （１１、プロセラ−！Ｊ−Ｂ （２＋
の２−２のプロセッサを自するデュアルＪｒｔｌｔ Ｊ
Ｒである。メモリＡ（３）はプロセッサＡ（１）の、ま
たメモリＢ （ｌはプロセッサＢ（２１の専用メモリで
ある。
るマルチプロセッサシステムの一構成ブロック図を第１
図に示す。第１図に示したマルチプロセッサシステムは
、プロセッサＡ （１１、プロセラ−！Ｊ−Ｂ （２＋
の２−２のプロセッサを自するデュアルＪｒｔｌｔ Ｊ
Ｒである。メモリＡ（３）はプロセッサＡ（１）の、ま
たメモリＢ （ｌはプロセッサＢ（２１の専用メモリで
ある。
メモリＣ（５）はプロセッサＡ（１）及びプロセッサＢ
（２）の共有メモリであり、共伯′メモリ制御回Ｗｄ
（０１を介してアクセスされる。（ｎ ｉｊプロセッサ
Ａ（υのメモリアクセス制御線、（８）はプロセラ＋Ｉ
Ｂ（２−のメモリアクセス制御線であり、プロセッサＡ
（υあるいはプロセッサＢ（２）よりメモリＣ（５１を
アクセスすることができる。一般に、メモリアクセス制
御線はアドレス信号線、データ信号線及びメモリ畳込み
制輝線よりなる。共有メモリ制御回路（６）には、プロ
セッサＡ（υ及びプロセッサＢ（２（より共有メモリ制
御線叫σＶを介して共有メモリ便用信号が印加され。
（２）の共有メモリであり、共伯′メモリ制御回Ｗｄ
（０１を介してアクセスされる。（ｎ ｉｊプロセッサ
Ａ（υのメモリアクセス制御線、（８）はプロセラ＋Ｉ
Ｂ（２−のメモリアクセス制御線であり、プロセッサＡ
（υあるいはプロセッサＢ（２）よりメモリＣ（５１を
アクセスすることができる。一般に、メモリアクセス制
御線はアドレス信号線、データ信号線及びメモリ畳込み
制輝線よりなる。共有メモリ制御回路（６）には、プロ
セッサＡ（υ及びプロセッサＢ（２（より共有メモリ制
御線叫σＶを介して共有メモリ便用信号が印加され。
共有メモリＣ（ｂ）の使用権が確立される。
上記従来の構成例において、共有メモリＣ（５）が独立
にアクセスされる複数のメモリユニットからなる場合、
マルチプロセッサシステム構成上の一つの大きな課題は
、共有メそりの効率的な利用を可能とする共有メモリア
クセス方法である。
にアクセスされる複数のメモリユニットからなる場合、
マルチプロセッサシステム構成上の一つの大きな課題は
、共有メそりの効率的な利用を可能とする共有メモリア
クセス方法である。
発明の目的
本発明の目的は、上記課−に録み、独立な複数の共有メ
モリを有スるマルチプロセツザにおいて。
モリを有スるマルチプロセツザにおいて。
効率的な利用を可能とするとともに、柔軟なメモリ空間
の構成金用能とする共有メモリアクセス制御回路を提供
することである＠ 発明の構成 上記目的を達成するために１本発明は、複数のプロセッ
サから設定可能で、複数のメモリユニットからなる共有
メモリのアクセスモードを指定スる手段を有するプロセ
ッサ制御レジスタと、入力として前記各プロセッサのメ
モリアドレス信号線。
の構成金用能とする共有メモリアクセス制御回路を提供
することである＠ 発明の構成 上記目的を達成するために１本発明は、複数のプロセッ
サから設定可能で、複数のメモリユニットからなる共有
メモリのアクセスモードを指定スる手段を有するプロセ
ッサ制御レジスタと、入力として前記各プロセッサのメ
モリアドレス信号線。
データ信号線、メモリ書込み信号線からなるメモリアク
、セス制御線を何し、出力としてｌｉＩ記ｍｌｋのメモ
リユニットからなる共有メモリをアクセスする複数のメ
モリアクセス制御線を有するアドレス空間制御回路とを
具備し、 １１１記袂数のプロセッサが出力するメモリ
アドレス信号を前記プロセッサＭ ａｒレジスタの（ハ
）谷によって変換する手段を則記アドレス窄間制御回路
に設けて構成したものである。
、セス制御線を何し、出力としてｌｉＩ記ｍｌｋのメモ
リユニットからなる共有メモリをアクセスする複数のメ
モリアクセス制御線を有するアドレス空間制御回路とを
具備し、 １１１記袂数のプロセッサが出力するメモリ
アドレス信号を前記プロセッサＭ ａｒレジスタの（ハ
）谷によって変換する手段を則記アドレス窄間制御回路
に設けて構成したものである。
実施例の説明
以下本発明の一実施例を図面に裁づいて、４５□１、明
するａ ｍ ２図は共有メモリアクセスを可能とするデ
ュアルプロセッサシステムの構成ブロック図である。
するａ ｍ ２図は共有メモリアクセスを可能とするデ
ュアルプロセッサシステムの構成ブロック図である。
第２図において、（１）＋２１ （３１（４）は第１図
と１様であり、即ちそれぞれプロセッサＡ、プロセッサ
Ｂ。
と１様であり、即ちそれぞれプロセッサＡ、プロセッサ
Ｂ。
メモリＡ及びメモリＢである。メモリＡ （３１、メモ
リＢ（４）はそれぞれプロセッサＡ（υ、プロセッサＢ
（２１と、アドレス信号線０呻０１ 、データ信号線（
１１）…。
リＢ（４）はそれぞれプロセッサＡ（υ、プロセッサＢ
（２１と、アドレス信号線０呻０１ 、データ信号線（
１１）…。
メモリ書込み制御線（ト）しυを介して接続され、各プ
ロセッサの専用メモリとして使用される。−万。
ロセッサの専用メモリとして使用される。−万。
メモリＣ（５Ａ） 、メモリ１）（５Ｂ）はプロセッサ
Ａ （ＩＪ 。
Ａ （ＩＪ 。
プロセッサＢ（２）の共有メモリである。
プロセッサ制！１１レジスタ（ロ）はプロセッサの動作
モードを定めるｊｔ＋ｉｌ ａｌｌレジスタであり、プ
ロセッサＡ（υ、プロセッサＢ（２）よりプロセッサ制
御１ｌＩｌ圓ａＱを介して設定可ｔ１シとなっている。
モードを定めるｊｔ＋ｉｌ ａｌｌレジスタであり、プ
ロセッサＡ（υ、プロセッサＢ（２）よりプロセッサ制
御１ｌＩｌ圓ａＱを介して設定可ｔ１シとなっている。
本発明に関しては、共有メモリのアクセスモード指定に
フロセッサ制ａｉルジスタ（２）を使用する。説明を簡
単にするために、共有メモリアクセスモード指定フィー
ルド以外のプロセッサ制御レジスタＯ″４のモード指定
については省略する。
フロセッサ制ａｉルジスタ（２）を使用する。説明を簡
単にするために、共有メモリアクセスモード指定フィー
ルド以外のプロセッサ制御レジスタＯ″４のモード指定
については省略する。
０４はアドレス空間制御回路であり１次の（ａ） （ｂ
）の処理機能を有する。
）の処理機能を有する。
（ａ） プロセッサＡ （１） 、プロセッサ１３
（２４のデータ信号線ＯＱ四メモリ書込み制御線（至）
ｅυをプロセッサ制御レジスタｏ′４の内容によって、
メモリＣ（５Ａ）。
（２４のデータ信号線ＯＱ四メモリ書込み制御線（至）
ｅυをプロセッサ制御レジスタｏ′４の内容によって、
メモリＣ（５Ａ）。
メモリＤ（５Ｂ）に仲介する。
（ｂ） アドレス４−１線ｕｌ ０１上のアドレス信
号のメモリユニット選択部に関しては、プロセッサ制御
レジスタ０４の内容によってアドレス変換（７，メモリ
ユニット選択１■号を生成し、メモリユニット選択部よ
り下位のアドレス部は伺らト飾ケ加えずに。
号のメモリユニット選択部に関しては、プロセッサ制御
レジスタ０４の内容によってアドレス変換（７，メモリ
ユニット選択１■号を生成し、メモリユニット選択部よ
り下位のアドレス部は伺らト飾ケ加えずに。
先ニ連べたメモリユニットｙ１．ｓ ＭＪ ４７ちとと
も憂ζ、アドレスイｄ＠線（へ）シθを介してメモリＣ
（５Ａ）、 メモ１３Ｄ（５Ｂ）へ送出する。
も憂ζ、アドレスイｄ＠線（へ）シθを介してメモリＣ
（５Ａ）、 メモ１３Ｄ（５Ｂ）へ送出する。
その結果、プロセッサＡ（υ、プロセッーリＢ（カとも
、メモリＣ（５Ａ）、メモリｌＮ５Ｂ）カいず第１もア
クセス可能となる。
、メモリＣ（５Ａ）、メモリｌＮ５Ｂ）カいず第１もア
クセス可能となる。
へに１本’ｔｔ明のポイントであるアドレス裂・４シー
について述べる。第８図は、プロセッサ制御レジスタθ
４の共有メモリアクセスモード指定フィールドの状態に
よるプ［］セッサＡ ＩＩＪ 、ゾロセラ１すＢ（２」
のメモリ配置ａを示したものである。、説明を簡単にす
るために、メモリＡ【υ、メ七り１３ ＋２１は２ Ｋ
−ｔｌｌ メモリＣ（５Ａ）、メモリ１）（５１３
）は１ｒ（４，！ｑであるとする。
について述べる。第８図は、プロセッサ制御レジスタθ
４の共有メモリアクセスモード指定フィールドの状態に
よるプ［］セッサＡ ＩＩＪ 、ゾロセラ１すＢ（２」
のメモリ配置ａを示したものである。、説明を簡単にす
るために、メモリＡ【υ、メ七り１３ ＋２１は２ Ｋ
−ｔｌｌ メモリＣ（５Ａ）、メモリ１）（５１３
）は１ｒ（４，！ｑであるとする。
プロセッサｉｌ＋！Ｉ ｌ１ｌＩＩレジスタ（１罎の共
有メモリアクセスモート指定フィールドの２ビツトによ
って、各プロセッサのメーモリ配置は次の４つの状態を
取りうる。
有メモリアクセスモート指定フィールドの２ビツトによ
って、各プロセッサのメーモリ配置は次の４つの状態を
取りうる。
モートイ）
プロセッサＡはメモリＡ、メモリＣよす、プロセッサＢ
はメモリＢ、メモリＤよりなるそれぞれ沖ｈａシた８に
詔のアクセス空間を有する。
はメモリＢ、メモリＤよりなるそれぞれ沖ｈａシた８に
詔のアクセス空間を有する。
モード（ＣＩ）
プロセッサＡはメモリＡ、メモリＤよす、プロセッサＢ
はメモリＢ、メモリＣよりなるそれぞｎ連続した８に語
のアクセス空間を有する。
はメモリＢ、メモリＣよりなるそれぞｎ連続した８に語
のアクセス空間を有する。
モード（１）
プロセッサＡはメモリＡ、メモリＣ，メモＩＪ Ｄより
、プロセラ４ｊ ＢはメモリＢよりなるそれぞれ連続し
た４に語及び２に語のアクセス空間を有する。
、プロセラ４ｊ ＢはメモリＢよりなるそれぞれ連続し
た４に語及び２に語のアクセス空間を有する。
モードに）
プロセッサＡはメモリＡより、プロセ゛ソサＢはメモリ
Ｂ１メモリＣ１メモリＤよりなるそれぞれ連１飢した２
に語及び４Ｉ（ｔｔ）のアクセス空間社有する。
Ｂ１メモリＣ１メモリＤよりなるそれぞれ連１飢した２
に語及び４Ｉ（ｔｔ）のアクセス空間社有する。
箱８図に；Ｊ’＜ Ｌ／ ｒ：メモリアクセスモードを
実現す１に号生成部の真理値表を第１表に示す。第１人
において、 ＰＣＲＯＩ）ＣＲＩはプロセッサ制御レジ
スタの状態をＡＤＡＩＯ、ＡＩ）ＡＩＩはプロセラ＋ｌ
へのアドレス（Ｊ−号の１０ビツト、１１ビツト目を、
ＡＩ）ＢＩＯ、ＡＤＢＩＩはプロセッサＢのアドレス
信相のｌθビット、１１ビツト目を示す。以りの６信弓
が入力信号であり。
実現す１に号生成部の真理値表を第１表に示す。第１人
において、 ＰＣＲＯＩ）ＣＲＩはプロセッサ制御レジ
スタの状態をＡＤＡＩＯ、ＡＩ）ＡＩＩはプロセラ＋ｌ
へのアドレス（Ｊ−号の１０ビツト、１１ビツト目を、
ＡＩ）ＢＩＯ、ＡＤＢＩＩはプロセッサＢのアドレス
信相のｌθビット、１１ビツト目を示す。以りの６信弓
が入力信号であり。
第１表
出力４Ｗ号はＳＭＣ、５Ｒ１１’）である。Ｓ厩はメモ
リＣ（５Ａ）のＳＭＩ）はメモリ１）（５Ｉｓ）のメモ
リユニ・ソト選択信号である。
リＣ（５Ａ）のＳＭＩ）はメモリ１）（５Ｉｓ）のメモ
リユニ・ソト選択信号である。
第１表に示した真理値表を実現する回路例を第４図に示
す。
す。
ゎ上記共有メモリアクセス制御回路が最も有効であるの
は、モード（イ）とモード（嗜である。モード（イ）で
プロセッサＡがメモリＣのデータを処理している間、プ
ロセッサＢがメモリＤを入出力データ領域として使用す
る。プロセッサＢが入出力を終了し、かつプロセッサＡ
が処理終了後、モード（０）に切換え、プロセッサＡは
、プロセッサＢが入出力処理したメモリＤのデータを処
理し、プロセッサＢは、プロセッサＡが処理したデータ
が格納されているメモリＣυ月ノ」谷を出力するととも
に、入力動作を実行する。
は、モード（イ）とモード（嗜である。モード（イ）で
プロセッサＡがメモリＣのデータを処理している間、プ
ロセッサＢがメモリＤを入出力データ領域として使用す
る。プロセッサＢが入出力を終了し、かつプロセッサＡ
が処理終了後、モード（０）に切換え、プロセッサＡは
、プロセッサＢが入出力処理したメモリＤのデータを処
理し、プロセッサＢは、プロセッサＡが処理したデータ
が格納されているメモリＣυ月ノ」谷を出力するととも
に、入力動作を実行する。
次に、モードｆ場、モードに）の効果を示す。モーＦ？
ｉはプロセッサＢが共有メモリを必要としない時、プロ
セッサＡのメモリとして、メモリＣ，メモリＤをメモリ
Ａに連続したアクセス空間として使用できることを、モ
ードに）はプロセッサＡが共有メモリを必要としない時
、プロセッサＢがメモリＣ，メモリＤをメモリＢに連続
したアクセス空間として使用できることを示している。
ｉはプロセッサＢが共有メモリを必要としない時、プロ
セッサＡのメモリとして、メモリＣ，メモリＤをメモリ
Ａに連続したアクセス空間として使用できることを、モ
ードに）はプロセッサＡが共有メモリを必要としない時
、プロセッサＢがメモリＣ，メモリＤをメモリＢに連続
したアクセス空間として使用できることを示している。
ここで。
連続したアクセス空間を構成していることは、プロセッ
サのプログラム作成上、その開発効率同上に大きく寄与
する。
サのプログラム作成上、その開発効率同上に大きく寄与
する。
なお１以上で説明した実施例においては、プロセッサ及
び共有メモリとも２つの場合を説明したが、いずれの個
数も２つとする必要はなく、−Ｍ’）：的な複数の場合
に拡張可能である。
び共有メモリとも２つの場合を説明したが、いずれの個
数も２つとする必要はなく、−Ｍ’）：的な複数の場合
に拡張可能である。
発明の効果
以上述べたように１本発明によｎば独立な複数の共有メ
モリを有するマルチプロセツザにおいて。
モリを有するマルチプロセツザにおいて。
共有メモリアクセス制御回路を採用することにより、共
有メモリを効率よく利用可能なメモリアクセス方法が得
られる。
有メモリを効率よく利用可能なメモリアクセス方法が得
られる。
第１図は従来の共有メモリを有するマルチプロセッサレ
ステムの構成ブロック図、第２図は本発明による共有メ
モリアクセス制御回路を有するマルチプロセッサ構成ブ
ロック図、第８図はプロセツサＡ、プロセッサＢのメモ
リ配属例を示す図。 第４図は第１表の真理値表を実現する回路例を示す図で
ある。 ｔｌ） Ｃ２１・・・プロセッサ、Ｃ１ｊ（４１・・・
専用メモリ、 （５Ａ）（６Ｂ）・・・共有メモリ、α
４・・・プロセッサ制御レジスタ。 餞・・・アドレス空間制御回路 代理人 森本義弘 ＠１図 第２図 ５４ ５′Ｂ 第３図
ステムの構成ブロック図、第２図は本発明による共有メ
モリアクセス制御回路を有するマルチプロセッサ構成ブ
ロック図、第８図はプロセツサＡ、プロセッサＢのメモ
リ配属例を示す図。 第４図は第１表の真理値表を実現する回路例を示す図で
ある。 ｔｌ） Ｃ２１・・・プロセッサ、Ｃ１ｊ（４１・・・
専用メモリ、 （５Ａ）（６Ｂ）・・・共有メモリ、α
４・・・プロセッサ制御レジスタ。 餞・・・アドレス空間制御回路 代理人 森本義弘 ＠１図 第２図 ５４ ５′Ｂ 第３図
Claims (1)
- ｌ 複数のプロセッサから設定可能で、複数のメモリユ
ニットからなる共有メモ亀」のアクセスモードを指’ｉ
Ｌする手段を有するプロ七゛ノサｉ！！Ｉ ＠Ｉレジス
タと、入力として０１１記名プロセ゛ノサ（′）メモリ
アドレスイδ月線、データ信号線、メモリ書込ｈ ４Ｍ
号Ｕからなるメモリアクセス制御線を有し、出力とし
て［１１１記ｉＨのメモリユニ゛ノドカシらなる共有メ
モリをアクセスする複数のメモ１）アクセス制御線を有
するアドレス望間制御１１路とを具備し、前記虚数のプ
ロセ゛ノサカＳ出力するメモリアドレス化１３を前記プ
ロセ゛ノサ制御レジスタの１谷によって友換する手段を
前ｄ己アドレス空間制御回路に設けたことを’Ｎｊ ｍ
とする−１（有メモリアクセス制御回路。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP57169136A JPS5957358A (ja) | 1982-09-27 | 1982-09-27 | 共有メモリアクセス制御回路 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP57169136A JPS5957358A (ja) | 1982-09-27 | 1982-09-27 | 共有メモリアクセス制御回路 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPS5957358A true JPS5957358A (ja) | 1984-04-02 |
| JPH0341862B2 JPH0341862B2 (ja) | 1991-06-25 |
Family
ID=15880947
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP57169136A Granted JPS5957358A (ja) | 1982-09-27 | 1982-09-27 | 共有メモリアクセス制御回路 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS5957358A (ja) |
Cited By (5)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS6292054A (ja) * | 1985-10-18 | 1987-04-27 | Usac Electronics Ind Co Ltd | 動的アクセスメモリ装置 |
| JPS6488853A (en) * | 1987-09-30 | 1989-04-03 | Yokogawa Medical Syst | Memory mechanism for high speed arithmetic unit |
| JPH01197864A (ja) * | 1988-02-02 | 1989-08-09 | Pfu Ltd | バス・ウインドウ制御方式 |
| JP2007513390A (ja) * | 2003-09-02 | 2007-05-24 | サーフ テクノロジー インコーポレイテッド | 電子システムにおけるメモリの再割り当ておよび共有 |
| JP2010154922A (ja) * | 2008-12-26 | 2010-07-15 | Kyoraku Sangyo Kk | メモリ制御装置及び遊技機 |
Citations (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS52110537A (en) * | 1976-03-15 | 1977-09-16 | Toshiba Corp | Multiple data processing system |
-
1982
- 1982-09-27 JP JP57169136A patent/JPS5957358A/ja active Granted
Patent Citations (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS52110537A (en) * | 1976-03-15 | 1977-09-16 | Toshiba Corp | Multiple data processing system |
Cited By (5)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS6292054A (ja) * | 1985-10-18 | 1987-04-27 | Usac Electronics Ind Co Ltd | 動的アクセスメモリ装置 |
| JPS6488853A (en) * | 1987-09-30 | 1989-04-03 | Yokogawa Medical Syst | Memory mechanism for high speed arithmetic unit |
| JPH01197864A (ja) * | 1988-02-02 | 1989-08-09 | Pfu Ltd | バス・ウインドウ制御方式 |
| JP2007513390A (ja) * | 2003-09-02 | 2007-05-24 | サーフ テクノロジー インコーポレイテッド | 電子システムにおけるメモリの再割り当ておよび共有 |
| JP2010154922A (ja) * | 2008-12-26 | 2010-07-15 | Kyoraku Sangyo Kk | メモリ制御装置及び遊技機 |
Also Published As
| Publication number | Publication date |
|---|---|
| JPH0341862B2 (ja) | 1991-06-25 |
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