JPS6324343A - Ｉ／ｏアドレスデコ−ド方式 - Google Patents
Ｉ／ｏアドレスデコ−ド方式Info
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- JPS6324343A JPS6324343A JP16698186A JP16698186A JPS6324343A JP S6324343 A JPS6324343 A JP S6324343A JP 16698186 A JP16698186 A JP 16698186A JP 16698186 A JP16698186 A JP 16698186A JP S6324343 A JPS6324343 A JP S6324343A
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- JP
- Japan
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- address
- hardware
- devices
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- circuit
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-
- G—PHYSICS
- G06—COMPUTING OR CALCULATING; COUNTING
- G06F—ELECTRIC DIGITAL DATA PROCESSING
- G06F12/00—Accessing, addressing or allocating within memory systems or architectures
- G06F12/02—Addressing or allocation; Relocation
- G06F12/06—Addressing a physical block of locations, e.g. base addressing, module addressing, memory dedication
- G06F12/0615—Address space extension
- G06F12/063—Address space extension for I/O modules, e.g. memory mapped I/O
Landscapes
- Engineering & Computer Science (AREA)
- Theoretical Computer Science (AREA)
- Physics & Mathematics (AREA)
- General Engineering & Computer Science (AREA)
- General Physics & Mathematics (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
〔概要〕
マイクロコンピュータにより複数のＩ１０装置を制御す
るシステムにおいて２通常のＩ１０アドレス空間用のア
ドレスデコード回路以外に、ハードウェアの固有アドレ
スを設定する手段と、ソフトウェアにより、その固有ア
ドレスを動的に選択する手段を設けることにより、Ｉ１
０アドレス空間における同一のアドレスに、多数のＩ１
０装置を接続できるようにしている。
るシステムにおいて２通常のＩ１０アドレス空間用のア
ドレスデコード回路以外に、ハードウェアの固有アドレ
スを設定する手段と、ソフトウェアにより、その固有ア
ドレスを動的に選択する手段を設けることにより、Ｉ１
０アドレス空間における同一のアドレスに、多数のＩ１
０装置を接続できるようにしている。
本発明は２例えば金融機関向は端末装置等に用いられる
マイクロコンピュータ・システムニオいて、Ｉ／Ｏ装置
に割り当てられたアドレスをデコードするＩ１０アドレ
スデコード方式に関するものである。
マイクロコンピュータ・システムニオいて、Ｉ／Ｏ装置
に割り当てられたアドレスをデコードするＩ１０アドレ
スデコード方式に関するものである。
第４図は従来方式の例を示す。
最近の金融機関向は端末装置等では、多くのオプション
Ｉ／Ｏ（入出力）装置が接続できるようになっており、
これらのＩ１０装置は、端末装置が内蔵するマイクロコ
ンピュータによっテ制Ｊ’Ｂ サれるようになっている
。
Ｉ／Ｏ（入出力）装置が接続できるようになっており、
これらのＩ１０装置は、端末装置が内蔵するマイクロコ
ンピュータによっテ制Ｊ’Ｂ サれるようになっている
。
各Ｉ１０装置は、Ｉ１０アドレス空間における固有のア
ドレスを持ち、第４図に示すようにマイクロコンピュー
タが出力するアドレスを、Ｉ１０装置毎のアドレスデコ
ーダ３０によってデコードし、Ｉ１０チップセレクトな
どの信号としている。
ドレスを持ち、第４図に示すようにマイクロコンピュー
タが出力するアドレスを、Ｉ１０装置毎のアドレスデコ
ーダ３０によってデコードし、Ｉ１０チップセレクトな
どの信号としている。
端末装置等のシステムに接続されるＩ１０装置の数が少
ない場合には問題はないが、Ｉ／○装置の接続が多くな
るにつれて、Ｉ／Ｏアドレス空間が不足してくるため、
アドレス領域の不足によって、接続できるＩ ／ Ｏ装
置が制限されるという問題が発生している。アドレスバ
スにおけるアドレス信号のビット数を増やせば、アドレ
ス空間を拡張できるが、アドレスバスの拡張は、ハード
ウェアの大改造を伴うため困難である。
ない場合には問題はないが、Ｉ／○装置の接続が多くな
るにつれて、Ｉ／Ｏアドレス空間が不足してくるため、
アドレス領域の不足によって、接続できるＩ ／ Ｏ装
置が制限されるという問題が発生している。アドレスバ
スにおけるアドレス信号のビット数を増やせば、アドレ
ス空間を拡張できるが、アドレスバスの拡張は、ハード
ウェアの大改造を伴うため困難である。
本発明は上記問題点の解決を図り、簡単な回路を各Ｉ１
０装置のアドレスデコード部に付加することにより、実
質的にＩ／Ｏ割り付は空間を大きくする手段を提供する
ことを目的としている。
０装置のアドレスデコード部に付加することにより、実
質的にＩ／Ｏ割り付は空間を大きくする手段を提供する
ことを目的としている。
第１図は本発明のＩ１０アドレスデコード方式の原理ブ
ロック図を示す。
ロック図を示す。
第１図において、１０はＩ１０アドレス空間に割り付け
られたアドレスをデコードする固定アドレスデコード回
路、１１は同じＩ／○アドレス空間に割り付けられる各
Ｉ／Ｏ装置を選択する値が動的に設定されるソフトウェ
ア用レジスタ、１２は同じＩ１０アドレス空間に割り付
けられる各Ｉ１０装置毎に異なる設定値が設定されるハ
ードウェア固有アドレス設定部、１３はソフトウェア用
レジスタ１１の内容とハードウェア固有アドレス設定部
１２の設定値とを比較するコンパレータ。
られたアドレスをデコードする固定アドレスデコード回
路、１１は同じＩ／○アドレス空間に割り付けられる各
Ｉ／Ｏ装置を選択する値が動的に設定されるソフトウェ
ア用レジスタ、１２は同じＩ１０アドレス空間に割り付
けられる各Ｉ１０装置毎に異なる設定値が設定されるハ
ードウェア固有アドレス設定部、１３はソフトウェア用
レジスタ１１の内容とハードウェア固有アドレス設定部
１２の設定値とを比較するコンパレータ。
１４は固定アドレスデコード回路１０の出力とコンパレ
ータ１３との出力の論理積をとるアンド回路、１５はア
ドレスバス、１６はデータバスを表す。
ータ１３との出力の論理積をとるアンド回路、１５はア
ドレスバス、１６はデータバスを表す。
固定アドレスデコード回路１０は、所定のＩ／Ｏアドレ
ス空間に割り付けられたＩ１０装置のアドレスをデコー
ドする回路で、アドレスが一敗すると“１”を出力する
。第４図に示す従来のアドレスデコーダ３０に相当する
と考えてよい。
ス空間に割り付けられたＩ１０装置のアドレスをデコー
ドする回路で、アドレスが一敗すると“１”を出力する
。第４図に示す従来のアドレスデコーダ３０に相当する
と考えてよい。
本発明の場合、その同じＩ１０アドレス空間に。
複数の■／○装置を重複して割り付けるために。
例えばディップスイッチ等によるハードウェア固有アド
レス設定部１２が設けられる。ハードウェア固有アドレ
ス設定部１２には、その重複したアドレスに割り付けら
れたＩ１０装置を区別するための値が、Ｉ／Ｏ装置の設
置時にセントされる。
レス設定部１２が設けられる。ハードウェア固有アドレ
ス設定部１２には、その重複したアドレスに割り付けら
れたＩ１０装置を区別するための値が、Ｉ／Ｏ装置の設
置時にセントされる。
マイクロコンピュータを動作させるソフトウェアにより
、使用するＩ１０装置を選択する場合には、そのＩ１０
アドレス空間におけるアドレスを送出する前に、データ
バス１６を介して、そのＩ１０装置の割り付は番号、即
ち、ハードウェア固有アドレス設定部１２が保持する値
を、ソフトウェア用レジスタ１１に書き込む。ソフトウ
ェア用レジスタ１１に、ハードウェア固有アドレス設定
部１２が保持する値がセットされると、コンパレータ１
３の出力は“１”となる。
、使用するＩ１０装置を選択する場合には、そのＩ１０
アドレス空間におけるアドレスを送出する前に、データ
バス１６を介して、そのＩ１０装置の割り付は番号、即
ち、ハードウェア固有アドレス設定部１２が保持する値
を、ソフトウェア用レジスタ１１に書き込む。ソフトウ
ェア用レジスタ１１に、ハードウェア固有アドレス設定
部１２が保持する値がセットされると、コンパレータ１
３の出力は“１”となる。
以後、従来と同様にアドレスバス１５を介して。
そのＩ１０装置にアクセスすると、固定アドレスデコー
ド回路１０によるデコード結果と、コンパレータ１３の
出力とが、共に“１”であるので。
ド回路１０によるデコード結果と、コンパレータ１３の
出力とが、共に“１”であるので。
アンド回路１４の出力は“１”となる。これをＩ／Ｏチ
ップセレクト等の信号とすることにより。
ップセレクト等の信号とすることにより。
所望するＩ１０装置にアクセスすることができることと
なる。
なる。
第２図は本発明の詳細な説明するための図である。
例えば、１０００番地（１６進数）からｌｏＦＦ番地ま
でのＩ１０アドレス空間を考える。Ｉ１０装置ＡＩ、Ａ
２．・・・のグループについては、第１図に示すハード
ウェア固有アドレス設定部１２の設定値を予め“ＯＯ”
とする。Ｉ１０装置Ｂｌ。
でのＩ１０アドレス空間を考える。Ｉ１０装置ＡＩ、Ａ
２．・・・のグループについては、第１図に示すハード
ウェア固有アドレス設定部１２の設定値を予め“ＯＯ”
とする。Ｉ１０装置Ｂｌ。
Ｂ２．・・・のグループについては、ハードウェア固有
アドレス設定部１２の設定値を“０１”とする。
アドレス設定部１２の設定値を“０１”とする。
また他のＩ１０装置Ｃ１，Ｃ２，・・・のグループにつ
いては、ハードウェア固有アドレス設定部１２の設定値
を０２″とする。なお、同じグループのＩ１０装置（Ａ
ｌ、Ａ２．・・・）、 （Ｂｌ、Ｂ２゜・・・）、
（Ｃ１，Ｃ２，・・・）の各アドレスは、グループ内
では各々重複しないものとする。
いては、ハードウェア固有アドレス設定部１２の設定値
を０２″とする。なお、同じグループのＩ１０装置（Ａ
ｌ、Ａ２．・・・）、 （Ｂｌ、Ｂ２゜・・・）、
（Ｃ１，Ｃ２，・・・）の各アドレスは、グループ内
では各々重複しないものとする。
ソフトウェア用レジスタ１１に、ソフトウェアにより“
００”を書き込めば、１０００番地からｌｏＦＦ番地ま
でのアドレスに対し、Ｉ／Ｏ装置ＡＩ、Ａ２．・・・の
グループが選択されることになる。また、ソフトウェア
用レジスタ１１に“０１”を書き込めば、Ｉ１０装置Ｂ
ｌ、Ｂ２．・・・のグループが選択される。同様に“０
２”により、Ｉ１０装置ＣＩ、Ｃ２，・・・のグループ
が選択される。
００”を書き込めば、１０００番地からｌｏＦＦ番地ま
でのアドレスに対し、Ｉ／Ｏ装置ＡＩ、Ａ２．・・・の
グループが選択されることになる。また、ソフトウェア
用レジスタ１１に“０１”を書き込めば、Ｉ１０装置Ｂ
ｌ、Ｂ２．・・・のグループが選択される。同様に“０
２”により、Ｉ１０装置ＣＩ、Ｃ２，・・・のグループ
が選択される。
以上のように、１０００番地からｌｏＦＦ番地までを多
重化して使用できるので、アドレスバスを拡張すること
なく、実質的にＩ１０アドレスを割り付ける空間を拡大
できることとなる。
重化して使用できるので、アドレスバスを拡張すること
なく、実質的にＩ１０アドレスを割り付ける空間を拡大
できることとなる。
第３図は本発明の一実施例を示している。
第３図において、ＩＯＡ、ＩＯＢは上位アドレスデコー
ダであって、第１図に示す固定アドレスデコード回路１
０に相当するものである。１１Ａ。
ダであって、第１図に示す固定アドレスデコード回路１
０に相当するものである。１１Ａ。
１１Ｂは第１図図示ソフトウェア用レジスタ１１である
。また、１３Ａ、１３Ｂおよび１４Ａ、１４Ｂは、それ
ぞれ第１図図示コンパレータ１３およびアンド回路１４
に対応する。
。また、１３Ａ、１３Ｂおよび１４Ａ、１４Ｂは、それ
ぞれ第１図図示コンパレータ１３およびアンド回路１４
に対応する。
２０Ａ、２０Ｂは、各Ｉ１０装置毎または各Ｉ１０装置
のグループ毎に設けられるＩ１０アドレスデコード回路
である。２１Ａ、２１Ｂはソフトウェア用レジスタＩＩ
Ａ、ＩＩＢに割り付けられたアドレスをデコードするア
ドレスデコーダである。２２Ａ、２２Ｂはディップスイ
ッチであって。
のグループ毎に設けられるＩ１０アドレスデコード回路
である。２１Ａ、２１Ｂはソフトウェア用レジスタＩＩ
Ａ、ＩＩＢに割り付けられたアドレスをデコードするア
ドレスデコーダである。２２Ａ、２２Ｂはディップスイ
ッチであって。
第１図に示すハードウェア固有アドレス設定部１２に相
当する。
当する。
２３Ａ、２４Ａおよび２３Ｂ、２４Ｂは、それぞれアド
レスバス１５の下位ビットをデコードする下位アドレス
デコーダである。
レスバス１５の下位ビットをデコードする下位アドレス
デコーダである。
ディップスイッチ２２Ａは、Ｉ１０アドレスデコード回
路２０Ａを有するＩ１０装置を接続するときに１例えば
常に“００”の値を出力するようにセットされる。一方
、ディツプスインチ２２Ｂには、“０１″がセットされ
る。
路２０Ａを有するＩ１０装置を接続するときに１例えば
常に“００”の値を出力するようにセットされる。一方
、ディツプスインチ２２Ｂには、“０１″がセットされ
る。
ソフトウェア用レジスタＩＩＡおよびソフトウェア用レ
ジスタ１１Ｂは、同じアドレスを持つ。
ジスタ１１Ｂは、同じアドレスを持つ。
即ち、アドレスデコーダ２１Ａ、アドレスデコーダ２１
Ｂは、同じアドレスをデコードする。
Ｂは、同じアドレスをデコードする。
図示省略したマイクロコンピュータが、アドレスバス１
５により、ソフトウェア用レジスタ１１Ａ、ＩＩＢのア
ドレスを指定し、データバス１６を介して“００”を書
き込むと、コンパレータ１３への出力が、１１”になる
。また、そのアドレスを指定し、“０１”を書き込むと
、コンパレータ１３Ａの出力が“０”になり、コンパレ
ータ１３Ｂの出力が、“１”に切り換わる。
５により、ソフトウェア用レジスタ１１Ａ、ＩＩＢのア
ドレスを指定し、データバス１６を介して“００”を書
き込むと、コンパレータ１３への出力が、１１”になる
。また、そのアドレスを指定し、“０１”を書き込むと
、コンパレータ１３Ａの出力が“０”になり、コンパレ
ータ１３Ｂの出力が、“１”に切り換わる。
上位アドレスデコーダＩＯＡ、ＩＯＢは、それぞれアド
レスバス１５の上位８ビツトを同じくデコードするが、
コンパレータ１３Ａ、１３Ｂの出力が異なるので、アン
ド回路１４Ａ、１４Ｂの出力が、共に“１”になること
はない。
レスバス１５の上位８ビツトを同じくデコードするが、
コンパレータ１３Ａ、１３Ｂの出力が異なるので、アン
ド回路１４Ａ、１４Ｂの出力が、共に“１”になること
はない。
アンド回路１４Ａの出力が“１”になったとき。
下位アドレスデコーダ２３Ａ、２４Ａは、アドレスバス
１５の例えば下位８ビツトをデコードし。
１５の例えば下位８ビツトをデコードし。
内部のＩ１０アドレスをそれぞれ識別する。
下位アドレスデコーダ２３Ｂ、２４Ｂは、アンド回路１
４Ｂの出力が“１”になったとき、Ｉ１０アドレスデコ
ード回路２０Ｂに属する内部のＩ１０アドレスをそれぞ
れ識別する。
４Ｂの出力が“１”になったとき、Ｉ１０アドレスデコ
ード回路２０Ｂに属する内部のＩ１０アドレスをそれぞ
れ識別する。
以上説明したように７本発明によれば、簡単な回路を付
加することにより、同じＩ１０アドレス空間に、複数の
異なるＩ１０装置を割り付けることができるので、アド
レス領域の不足により装置の接続が制限されるという問
題を解決することができる。
加することにより、同じＩ１０アドレス空間に、複数の
異なるＩ１０装置を割り付けることができるので、アド
レス領域の不足により装置の接続が制限されるという問
題を解決することができる。
第１図は本発明の原理ブロック図、第２図は本発明の作
用説明図、第３図は本発明の一実施例。 第４図は従来方式の例を示す。 図中、１０は固定アドレスデコード回路、１１はソフト
ウェア用レジスタ、１２はハードウェア固有アドレス設
定部、１３はコンパレータ、１４はアンド回路、１５は
アドレスバス、１６はデータバスを表す。 特許出願人 富士通株式会社 復代理人弁理士 小笠原 吉義 充１ 口 （アドレス２間） ２に雅６日月りイｌ′￥：片ｌ喋しりハコ’Ｊ５２［！
１ １へ４ 国
用説明図、第３図は本発明の一実施例。 第４図は従来方式の例を示す。 図中、１０は固定アドレスデコード回路、１１はソフト
ウェア用レジスタ、１２はハードウェア固有アドレス設
定部、１３はコンパレータ、１４はアンド回路、１５は
アドレスバス、１６はデータバスを表す。 特許出願人 富士通株式会社 復代理人弁理士 小笠原 吉義 充１ 口 （アドレス２間） ２に雅６日月りイｌ′￥：片ｌ喋しりハコ’Ｊ５２［！
１ １へ４ 国
Claims (1)
- 【特許請求の範囲】 マイクロコンピュータにより複数のＩ／Ｏ装置を制御す
るシステムにおいて、 同じＩ／Ｏアドレス空間に割り付けられる各Ｉ／Ｏ装置
毎に、異なる設定値が設定されるハードウェア固有アド
レス設定手段（１２）と、 上記マイクロコンピュータにより、上記Ｉ／Ｏ装置毎の
異なる設定値に対応する値が動的に設定されるソフトウ
ェア用レジスタ（１１）と、上記ハードウェア固有アド
レス設定手段（１２）が保持する設定値と上記ソフトウ
ェア用レジスタ（１１）に設定された値とを比較するコ
ンパレータ（１３）と、 上記Ｉ／Ｏアドレス空間に割り付けられたアドレスをデ
コードする固定アドレスデコード回路（１０）と、 上記コンパレータ（１３）による比較結果および上記固
定アドレスデコード回路（１０）によるデコード結果に
基づいて、上記Ｉ／Ｏ装置の１つを選択する信号を出力
する手段（１４）とを備えたことを特徴とするＩ／Ｏア
ドレスデコード方式。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP16698186A JPS6324343A (ja) | 1986-07-16 | 1986-07-16 | Ｉ／ｏアドレスデコ−ド方式 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP16698186A JPS6324343A (ja) | 1986-07-16 | 1986-07-16 | Ｉ／ｏアドレスデコ−ド方式 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPS6324343A true JPS6324343A (ja) | 1988-02-01 |
| JPH0562786B2 JPH0562786B2 (ja) | 1993-09-09 |
Family
ID=15841189
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP16698186A Granted JPS6324343A (ja) | 1986-07-16 | 1986-07-16 | Ｉ／ｏアドレスデコ−ド方式 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS6324343A (ja) |
Cited By (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH02253460A (ja) * | 1989-03-28 | 1990-10-12 | Nec Eng Ltd | 制御システム |
| EP0653711A1 (en) * | 1993-10-29 | 1995-05-17 | Advanced Micro Devices, Inc. | Direct memory access controller |
| JPH07183926A (ja) * | 1993-12-24 | 1995-07-21 | Uchu Tsushin Kiso Gijutsu Kenkyusho:Kk | Ｑｐｓｋプリアンブル信号発生器 |
Citations (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS58223831A (ja) * | 1982-06-23 | 1983-12-26 | Nec Corp | 入出力機器選択方式 |
| JPS60122449A (ja) * | 1983-12-07 | 1985-06-29 | Mitsubishi Electric Corp | アドレス可変方式の入出力制御装置 |
-
1986
- 1986-07-16 JP JP16698186A patent/JPS6324343A/ja active Granted
Patent Citations (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS58223831A (ja) * | 1982-06-23 | 1983-12-26 | Nec Corp | 入出力機器選択方式 |
| JPS60122449A (ja) * | 1983-12-07 | 1985-06-29 | Mitsubishi Electric Corp | アドレス可変方式の入出力制御装置 |
Cited By (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH02253460A (ja) * | 1989-03-28 | 1990-10-12 | Nec Eng Ltd | 制御システム |
| EP0653711A1 (en) * | 1993-10-29 | 1995-05-17 | Advanced Micro Devices, Inc. | Direct memory access controller |
| JPH07183926A (ja) * | 1993-12-24 | 1995-07-21 | Uchu Tsushin Kiso Gijutsu Kenkyusho:Kk | Ｑｐｓｋプリアンブル信号発生器 |
Also Published As
| Publication number | Publication date |
|---|---|
| JPH0562786B2 (ja) | 1993-09-09 |
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